SFQ TDCを用いたJosephson/CMOSハイブリッドメモリのアクセスタイム測定

摘要

We have been developing a Josephson/CMOS hybrid memory, which enables the sub-nanosecond access time to overcome a memory bottleneck in RSFQ digital systems. In our previous study, we obtained the access time of a few nanoseconds, which is much larger than the value evaluated from the simulation using our low-temperature CMOS device model. We consider that deterioration of the access time is due to the parasitic capacitance at the bonding pad of the Josephson chip. In this study, we measured the access time using the Josephson chip with reduced parasitic capacitance. We have obtained the access time of about 1.2 ns in the 16 kb hybrid memory system, which agrees well with the simulation results.%我々はSFQ回路におけるメモリのボトルネックを克服するために、サブナノ秒のアクセスタイムを可能とするJosephson/CMOSハイブリッドメモリについて研究を行ってきた。これまでに、数ナノ秒のアクセスタイムが得られているが、CMOSデバイスの低温用モデルを用いたシミュレーションから得られた値よりも大きな値であった。そこで、我々はアクセスタイムの悪化の主な原因であるJosephsonチップのボンディングパッドに生じる寄生容量をできるだけ除去したパッド構造を用いてアクセスタイム測定を行った。今回、CMOS 0.35μmプロセスを用いた16kbハイブリッドメモリにおいて、理論と同程度の1.2nsのアクセスタイムを得ることができた。