ハイブリッド型CMOS論理構成の4-2加算器による乗算器のグリツチ削減

摘要

本稿では，ハイブリッド型CMOS論理構成4-2加算器によって，乗算器のグリッチを削減する手法を提案する．従来のグリッチ削減手法では，信号の同期を図る付加回路による面積・消費電力の増加が問題であった．提案する加算器は，多段接続によりオン抵抗が高くなるパス・トランジスタ論理/トランスミッション・ゲートを利用して，付加回路を必要とせずにグリッチを削減する．また，駆動力の高いCMOS論理を組み合わせ，動作速度の低下を抑制する．シミュレーションの結果，グリッチの動作率を1/12に削減できることを確認した．%In this paper, we propose a technique to reduce glitches in a multiplier. Conventional techniques using flip-flops for synchronization increase area and power. Our 4-2 compressor using hybrid-CMOS logic style reduces glitches without additional circuits by using pass-transistor logic and transmission-gate which act like a high resistance when they are cascaded. In addition, CMOS inverter reduces speed deterioration. Evaluation results by simulation have shown that the proposed technique reduces glitch activity by 1/12.