フォールディング補間アーキテクチャを用いた自己補正方式6ビット2.7GS/sADC

摘要

90nm CMOSプロセスを用いて　自己補正方式の6ビット2.7GS/sADCを開発した。これは、数GHz動作のADCの自己補正に成功した初めての報告である。本ADCの補正アルゴリズムはプロセスばらつきを補正するだけでなく動作時の環境変化に対しても追随して補正することができるものである。また、電力消費を最小限にするために、フォールディングに適したアーキテクチャの開発を行った。本ADCは1V、2.7GHz動作で50mWの電力を消費する。Figure of Meritは0.47pJ/conv-stepであり、6bit以上の分解能、且つ、数GHz動作のADCでは、最も良い値である。%We have developed a 6b 2.7GS/s Folding ADC with on-chip self-background calibration in 90nm CMOS. This is the first report of a successful background-calibrated ADC with a sampling rate of multi GHz. The algorithm enabled us to realize a system robust against environmental and process variation. To minimize the power consumption, a cascaded-calibration architecture was developed. The ADC dissipates 50mW at 2.7GS/s from a 1.0V supply. The figure of merit is 0.47pJ/conversion-step, which is the best reported value for multi-GHz ADCs with a resolution of 6bit or more.