三重冗長ソフトコアプロセッサにおける同期復旧処理の一検討

摘要

SRAM型FPGAs（Field Programmable Gate Arrays）は，再構成可能という特徴を持つ反面，放射線などにより誤動作を引き起こす恐れがある.組み合わせ回路の場合,TMR（Triple Modular Redundancy）と部分再構成を用いることで高信頼化が可能である.しかし順序回路の場合，内部ステートを含むため再構成後に内部情報の復旧が必要である.本稿では，プロセッサのTMR化と部分再構成を用いた上で，内部情報の同期復旧処理を提案した．その結果，ベースシステムと比較して回路規模は約6倍となったが，8μsでエラーから復旧することを可能にした．%This paper presents a technique for ensuring reliable softcore processor implemented on SRAM-based Field Programmable Gate Arrays (FPGAs). Although FPGA is easy to be attacked by Single Event Upsets (SEUs), it can clear these errors due to its reconfigurability. In the case of combinational circuit, Triple Modular Redun dancy (TMR) with the dynamic partial reconfiguration (DPR) assure its reliability. But these techniques don't assure reliability of the sequential circuit, because processing states are cleared by reconfiguration. So, we propose the synchronization technique after DPR using a interrupt process. Proposed system accomplish synchronization process only 8μs time overhead.