メニーコア時代に向けたインオーダ・アーキテクチャ再考

摘要

In-order architecture is particularly focused for many-core processors, since they can achieve low power consumption and reduced chip size. However, there do not exist enough studies whether in-order architecture is suitable for each element of many-core processors or not, in comparison with out-of-order architecture which can exploit instruction level parallelism. In this paper, computing performance of in-order architecture and out-of-order architecture are studied for the many-core processors that consist of 100-1000 processing elements. With a cycle-level simulator, IPCs for executing program by out-of-order and in-order architecture are evaluated under the three configurations; 1) processors with common cache memories, 2) processors with small L1 cache and relatively large L2 cache, 3) processor with small L1 cache and small L2 cache. The authors also estimate computational performance per chip size of each configuration.%面積や熱効率の観点から，インオーダ・アーキテクチャが，次世代メニーコアプロセッサのコアとして注目を集めている．しかし，ILPを活用するアウトオブオーダ・アーキテクチャと比較して，インオーダ・アーキテクチャの方がメニーコアプロセッサのコアとして面積や電力性能比において有用であるか，十分に議論されていない．そこで，本論文では，1チップ内に100コア～1000コア程度を搭載するメニーコアプロセッサのコアとしてアウトオブオーダ・アーキテクチャとインオーダ・アーキテクチャの計算性能を比較する．サイクルレベルのシミュレータを用い，アウトオブオーダ・アーキテクチャとインオーダ・アーキテクチャで，（1）各コアが一般的なサイズのキャッシュメモリを有するアーキテクチャ，（2）極少量のL1キャッシュと比較的大き目のL2キャッシュをもつアーキテクチャ，（3）少量のL1キャッシュ，L2キャッシュを有するアーキテクチャをケーススタディとして各コアのIPCを評価する．また，それぞれの構成における，面積当たりの計算性能を概算する．