極微FinFETおよびMulti-FinFETにおける特性ばらつき評価

摘要

The threshold voltage (V_t) variability in scaled FinFETs with gate length down to 20 nm was systematically investigated. It was found that the atomically flat Si-fin sidewall channels fabricated by using the orientation dependent wet etching are very effective to reduce the gate-stack origin V, variations (VTV). By investigating the gate oxide thickness (T_(ox)) dependence of VTV, the gate-stack origin, i.e., work function variation (WFV) and gate oxide charge (Q_(ox)) variation (OCV) origin VTV were successfully separated. Moreover, it was experimentally found that the V_t of the scaled P-channel PVD-TiN gate multi-FinFETs with the same gate area reduces with increasing the number of fins.%ゲート長を20nmまでスケーリングした微細FinFETにおけるしきい値電圧(V_t)のばらつきを系統的に評価し，結晶異方性ウェットエッチングによる原子レベルで平坦なFin側壁チャネルが，V_tばらつき低減に非常に有効であることを実験的に示した．また，V_tばらつき要因であるゲート材料の仕事関数とゲート酸化膜中電荷によるばらつき成分を分離することに成功した．更に，同じゲート面積を持つ微細化したPチャネルPVD-TiNゲートMulti-FinFETにおけるV_tは，Fin本数の増加に伴い低下することが実験的に分かった．