チップ間ばらつき及びチップ内ばらつきを抑制する基板バイアス制御回路を備えた0．42-V576-Kb 0．15-μm FD-SOI7T／14TSRAM

摘要

本論文では，チップ内ばらつき及びチップ間ばらつきを抑制する，基板バイアス制御回路を備えた7T／14TSRAMを提案する．提案する基板バイアス制御回路は，自律的にチップ間ばらつきを検出し，動作マージンが拡大する方向へ基板バイアスを印加することが出来る．7T／14TSRAMセルは，通常モードである7Tセルと高信頼モードである14Tセルを要求される信頼度に応じて自由に切り替えることが可能である．そのため，チップ内ばらつきに強く，低電圧動作が期待できる．提案する基板バイアス制御回路と7T／14T SRAMセルを組み合わせることにより，チップ間ばらつき及びチップ内ばらつきを抑制出来る．0．15μmのFD-SOIプロセスを用いて，576-Kb SRAM を試作し評価したところ，14Tモード使用時において電圧下限を0．32V改善し，0．42Vで動作可能となることを示した．%We propose 7T/14T FD-SOI SRAM with a substrate bias control mechanism. The 14T configuration suppresses intra-die variation in a bit cell. The substrate bias control circuits detect a threshold voltage and automatically change it with the substrate bias. Thereby, the inter-die variation is suppressed. By combining these two schemes, we confirmed that a 576-kb SRAM test chip in a 0.15-μm FD-SOI works at 0.43 V.