TDCを組み込んだ遅延故障検出用テスト容易化設計について

摘要

We propose the design for testability method for detecting delay fault that can form arnTDC(Time-to-Digital Converter) to detect small delay faults. In recent deep sub-micron(DSM) ICs, some faults do not behave like conventional stuck-at fault model and hard to be detected. Since most of open and short defects result in circuit delay, detecting delay faults is important for testing DSM ICs. In this paper, we propose a boundary scan cell that can form a TDC to observe the delay caused by detects. We evaluate the delay detection circuit byrnsimulation.%本研究では，微小遅延欠陥を検出するためにTDC（Time-to-Digital Converter）を組み込んだ遅延故障検出用テスト容易化回路を提案する．ディープサブミクロン（DSM）ICでは，オープン欠陥やショート欠陥を原因とする故障が従来の縮退故障モデルのふるまいをせず，遅延となって現れる場合があるため，故障の検出が困難になってきている．本稿では，TDCを組み込むことで，欠陥の影響により発生する遅延を観測するためのバウンダリスキャンセルについて述べる．提案するTDCを組み込んだバウンダリスキャン回路に対してシミュレーションによる評価を行う．