テストデータ量削減のための反転信号シフト型BAST構成とテストパターン生成法

摘要

BIST-aided scan test (BAST) has been proposed as one of the techniques that enhance scan-based BIST. The BAST architecture can achieve high fault coverage by applying ATPG patterns to a circuit through the inverter block that flips some bits in random pattern generated by LFSR. In this paper, we propose a BAST architecture that utilizes compatible flip-flops in configuring scan chains and includes an inverter block that can shift inverter code to reduce test data. We also propose an ATPG method for our BAST that assigns the inconflicting values to the compatible flip-flops to reduce test data by increasing the correlation between ATPG and PRPG patterns. We also show the effectiveness of our method by the experimental results for ISCAS 89 and ITC99 benchmark circuits.%スキャンベースBISTの技術を応用した手法として，BIST内部で発生する擬似乱数パターンをインバータブロックで反転し，ATPGパターンを回路に印加することで高い故障検出率を得ることができるBAST（BIST-Aided Scan Tbst）が提案されている．本稿では，テストデータ量削減のための反転信号シフト可能な反転信号型BAST構成とテストパターン生成法を提案する．提案手法は，両立FF集合に同値を割り当てる制約の下でテストパターンを生成することで，ATPGパターンの相関関係とLFSRの相関関係と一致しやすくなり，テストデータ量の削減が可能である．ISCAS89，ITC99ベンチマーク回路を対象回路として，提案手法のテストデータ量削減効果を評価する．