クラスタベースFPGAにおける論理ブロック内のローカル配線最適化

摘要

Feild programmable gate arrays (FPGAs) are mostly cluseter-based FPGAs. In a cluster-based FPGA, a logic block consists some look-up tables (LUTs ) and local routing networks. The LUT inputs can be chosen from two sources: logic block inputs and feedback connections, which are the outputs of LUTs in this logic block. However, the local routing networks have huge wires and obtained major area on FPGA. Thus, it is important to improve local routing networks for cluster-based FPGA. In this paper, we propose local routing network structure to minimize FPGA area. As a result, the average of FPGA area is decreased by 17.3% as compared with conventional local routing networks.%FPGA（Field Programmable Gate Array）の多くは.クラスタベースFPGAである.クラスタベースFPGAでは，論理ブロック内に基本論理セルであるLUT（Look Up Table）を複数格納しており，LUTの各人力はローカル配線を用いることで，論理ブロックの入力とLUTの出力のフィードバックから入力を選択することができる.しかし，ローカル配線は配線本数が非常に多く，論理ブロック内に占める面積の割合も大きい.そのため，FPGA全体の面積に大きな影響を与えている.本稿では，ローカル配線の中にある配線本数を削減する手法を提案し，ローカル配線の面積削減を行うことでFPGA全体の面積削減を実現する.計算機シミュレーション評価の結果，従来のローカル配線を用いた場合に比べ，FPGAの総面積を平均17.3％削減することができた.