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高機能ルータアーキテクチャのネットワーク性能

机译:高性能路由器架构网络性能

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摘要

プロセッサの信頼性向上を目的に,我々は以前より,ネットワークオンチップの支援によりメニーコアプロセッサが持つ冗長性を活用する冗長実行手法のSmartCoreシステムを提案している.また,それを実現するために,パケット待ち合わせや比較などの特別な機能を持つ高機能ルータアーキテクチャを提案している.本論文では,冗長実行時のパケット待ち合わせによる性能低下を抑えつつ,追加ハードウェア量を小さく抑えたルータ構成の検討を目的として,冗長実行のための追加機能を持つ高機能ルータマイクロアーキテクチャを2通り示し,それらを比較する.ひとつは一般的なオンチップルータアーキテクチャを元に,パケット比較のための機能を追加した最低限のルータマイクロアーキテクチャである.もう一方は,より高いネットワーク性能を達成するために,クロスバーを拡張したルータマイクロアーキテクチャである.これらの高機能ルータをVerilog HDLで実装し,いくつかの一般的なネットワークトラフィックパターンを用いてDMR実行時のネットワーク性能を評価した.評価の結果,拡張したクロスバーを持つルータを用いることにより,DMR実行による通信レイテンシの増加は,最低限の構成のルータに比べて平均12.4%小さいことがわかった.また,一般的なFPGAデザインツールを用いて,これらのルータのおおよその面積を評価した.評価の結果,拡張したクロスバーを持つルータの面積は,最低限の構成のルータに比べておおよそ62.9%大きいことがわかった.%In order to improve the chip-level dependability, we have proposed SmartCore system, NoC-based DMR (Dual Modular Redundant) mechanism by employing inherent redundancies of PEs in many-core processors. We also have proposed a multifunction on-chip router architecture that has additional capabilities to support DMR execution such as packet rendezvous and packet comparison. In this paper, in order to develop a sophisticated multifunction router with both low latency overhead of packet rendezvous in DMR execution and low hardware overhead, we compare the two on-chip router microarchitectures with additional functions for DMR executions. The one is a minimal router microarchitecture with two additional buffers for packet comparison based on the standard on-chip router architecture. The other is an advanced router microarchitecture with an expanded crossbar for higher network performance. We implemented these two multifunction routers in Verilog HDL. We evaluated their network performance in DMR execution by using several common network traffic patterns. The evaluation result shows that the latency increase by DMR execution with the router with the expanded crossbar is 12.4% smaller than the increase of the minimal microarchitecture router in average. We also estimated their approximate area by using a standard FPGA design tool. The evaluation result shows that the area of the router with the advanced crossbar is about 62.9% larger than the area of the minimal microarchitecture router.
机译:为了提高处理器的可靠性,我们一直在提出一种冗余执行方法的SmartCore系统,该方法利用多核处理器的冗余并在片上网络的支持下使用。我们提出了一种具有特殊功能(如数据包排队和比较)的高性能路由器体系结构,在本文中,我们研究了一种路由器配置,该配置可在冗余执行期间抑制由于数据包排队而导致的性能下降,同时又减少了额外的硬件数量。为此,我们展示了两个高性能路由器微体系结构,它们具有用于冗余执行的附加功能,并进行了比较:一个基于通用的片上路由器体系结构,并添加了用于数据包比较的功能。最小的是路由器微体系结构,另一个是带有交叉开关的路由器微体系结构,以实现更高的网络性能,这些高性能路由器是在Verilog HDL中实现的,一些通用的我们通过使用典型的网络流量模式评估了DMR执行期间的网络性能,结果,使用具有扩展交叉开关的路由器,由于DMR执行而导致的通信延迟增加减少到了最小配置路由器。这些路由器的平均面积估计比​​其他路由器小12.4%,并且使用通用的FPGA设计工具评估了这些路由器的面积。为了提高芯片级的可靠性,我们通过利用PE的固有冗余性,提出了SmartCore系统,基于NoC的DMR(双模块冗余)机制。我们还提出了一种多功能片上路由器体系结构,该体系结构具有其他功能来支持DMR执行,例如多核处理器中的数据包会合。 d数据包比较。本文中,为了开发一种既具有DMR执行中数据包集合的低延迟开销又具有低硬件开销的复杂多功能路由器,我们将这两种片上路由器微体系结构与DMR执行的附加功能进行了比较。我们在Verilog HDL中实现了这两个多功能路由器,我们评估的是一个最小的路由器微体系结构,具有两个额外的缓冲区,用于基于标准片上路由器体系结构进行数据包比较;另一个是具有扩展纵横制功能的高级路由器微体系结构,以实现更高的网络性能。通过使用几种常见的网络流量模式,他们在DMR执行中的网络性能。评估结果表明,使用扩展交叉开关的路由器执行DMR带来的延迟比平均最小微体系结构路由器的增加平均少12.4%。使用标准的FPGA设计工具可以估算出它们的近似面积。评估结果显示,具有高级纵横制的路由器的面积比最小微体系结构路由器的面积大约62.9%。

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