組み込み遅延測定回路を用いた時分割オンチップパス遅延測定のための入力系列データ量削減の1手法

摘要

時分割遅延測定法は，オンチップ遅延測定の測定時間短縮に有効である.しかしながらこの手法はスキャン入力系列以外に測定パスを選択するための制御入力系列（測定パス選択入力系列），及び測定間のシフト数を制御するための制御入力系列（シフト量制御入力系列）が必要となる.これらの制御入力系列のデータ量はデータオーバヘッドとなる.このため制御入力のデータ量は極力少ないことが望ましい.本研究では，時分割遅延測定のための入力系列のうち測定パス選択データ，及びシフト量制御データの削減による入力系列データ量削減法を提案する.測定パス選択データの削減は，測定パスの終端（エンドポイント）を考慮することにより行われる.またシフト量制御データは測定に要するシフトクロック数を考慮することにより行われる.提案法適用により測定パス選択入力系列のデータ量が従来法の72.6％，シフト量制御入力系列のデータ量が従来法の32.2％，入力系列全体のデータ量が従来法の82.2％となることを確認した.%Time-multiplexed delay measurement is useful for the reduction of the measurement time of the on-chip delay measurement using embedded delay measurement circuit. However this approach requires extra input sequences for scan shift clock control between measurements and the selection of the end points of the measured paths. These sequences become data overhead. Therefore, the data volume of these extra input sequences should be as small as possible. This paper proposes a reduction technique of the whole input sequences with the reduction of the two input sequences. The volume of input sequence for scan shift clock control between measurements is reduced considering the number of the shift clocks between measurements. The volume of the input sequence for the selection of the end points of the measured paths is reduced by the continuous measurement of the paths with the identical end points. The evaluation shows that the volume of the input sequence for scan shift clock control is 72.6％ of the conventional one. The volume of the input sequence for the selection of the end points of the measured paths is 32.2％ of the conventional one. The whole input sequence is 82.2％ of the conventional one.