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机译:设计高效2n + 1模乘数的通用架构
CMOS digital integrated circuits; logic design; multiplying circuits; residue number systems; signal processing; CMOS implementation; arithmetic units; digital signal processing; diminished-1 number representation; gate-count model; gate-delay model; modified Booth;
机译:设计有效模数2 {sup} n +1乘法器的通用体系结构
机译:设计模(2n-2p-1)乘法器的通用架构
机译:用于设计模(2n-2p + 1)乘法器的改进架构
机译:为使用低功耗流水线模2n + 1乘法器的DSP指定的高效乘法加法单元
机译:FPGA结构和性能测量,用于快速高效的Parallel-Prefix模2('n)-1加法器。
机译:通用设计架构:与谁一起设计?
机译:用于设计模数的改进架构(2 n sup> i> -2 p sup> i> +1)乘法器