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机译:50 Gb / s,5.027-fJ / bit串行器的变种感知设计,使用延迟组合式Mux-Dual锁存器进行芯片间通信
NIT Arunachal Pradesh, Dept ECE, Yupia 791112, Arunachal Prade, India;
NIT Arunachal Pradesh, Dept ECE, Yupia 791112, Arunachal Prade, India;
NIT Arunachal Pradesh, Dept ECE, Yupia 791112, Arunachal Prade, India;
NIT Arunachal Pradesh, Dept ECE, Yupia 791112, Arunachal Prade, India;
NIT Agartala, Dept ECE, Agartala 799046, India;
Current mode logic (CML); data rate; differential pair; high frequency; mux-latch; serializer;
机译:利用延迟保证网络体系结构和通信-内容保护-成本成本函数的改进的NOC设计方法
机译:带有相位频率检测器的芯片间数据通信高速串行器的设计
机译:节能型自校正闩锁
机译:适用于千兆串行器的90nm新型MUX-双锁存器设计方法
机译:通过应用高级无线通信技术,进行无线芯片间互连通信系统的系统级分析和设计。
机译:IB-MAC:用于电磁体内通信的传输延迟感知MAC
机译:变化感知变量延迟设计