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机译:评估架构和技术优化影响的时钟功率模型-摘要
VLSI; SPICE; high level synthesis; pipeline processing; clocks; digital phase locked loops; reduced instruction set computing; parallel architectures; microprocessor chips; clock power model; technology optimizations; architectural optimizations; clock distribution circuitry; clock generation circuitry; synchronous digital systems; microprocessors power budget; high level model; energy dissipation; leakage power components; dynamic components; SPICE simulations; high-level design; pipeline registers clock load; phase-locked loop; superscalar RISC processor; VLIW machine; network processor;
机译:评估架构和技术优化影响的时钟功率模型-摘要
机译:一种评估建筑和技术优化影响的时钟功率模型 - 摘要
机译:时钟功率模型,用于评估架构和技术优化的影响
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机译:一种评估建筑和技术优化影响的时钟功率模型
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