Rekabentuk Pendarab Titik Apungan 32BIT Bertalian Paip Menggunakan Sistem Pembangunan VHDL

摘要

Kertas kerja ini menghuraikan sebuah pendarab titik apungan (PTA) 32bit bertalian paip 18MHz yang direkabentuk menggunakan bahasa perihalan perkakasan VHDL, peralatan sintesis Synopsys FPGA Express dan peralatan pemetaan Xilinx Alliance. PTA ini menggunakan 1007 CLB dan 100 IOB di mana peranti pemetaan yang digunakan ialah xc4036xl-bg432-2 daripada pustaka XC4000 Xilinx FPGA. Pendarab ini mengandungi tiga tahap talian paip yang berlainan fungsi. Tahap pertama melaksanakan penjanaan dedarab dan penambahan dedarab secara simpan-bawa dan penambahan eksponen. Ia menggunakan algoritma Booth tertib kedua dan pepohon Wallace dengan pemampat 4-2. Tahap kedua pula melakukan penambahan bawaan rambatan akhir, penormalan mantisa dan pembetulan eksponen manakala tahap ketiga mengandungi pembundaran, penormalan semula mantisa dan pembetulan semula eksponen. Dengan menggunakan kekayaan algoritma dalam VHDL, peralatan sintesis serta peralatan pemetaan, ianya dapat membantu dalam masalah merekabentuk, membuat penganalisaan samada melalui skematik, gelombang pemasaan atau tinjauan isyarat dan pembolehubah. Selain daripada itu ia juga dapat membina cip yang ‘right at first time’.