Cadence hat einen Silizium-Prototypen seiner ersten IP-Schnittstelle für die vorläufige Version des in JEDEC entwickelten DDR5-Standards realisiert. Der Testchip wurde im 7-nm-Prozess von TSMC gefertigt und erreicht eine Datenrate von 4400 Megatransfers pro Sekunde, also 37,5 Prozent schneller als der schnellste kommerzielle DDR4 Speicher (3200 MT/s). Damit können System-on-Chip-Anbieter, die High-Speed-Speicher-Subsysteme für Highend-Server sowie Speicher- und Unternehmensanwendungen entwickeln, ihre DDR5-Speicher-Subsysteme jetzt mit Sili-zium-geprüfter PHY- und Controller-IP von Cadence entwickeln.
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