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朱承志;
湘潭职业技术学院,湖南湘潭,411102;
乘法器; 加法器; VHDL语言;
机译:基于CNFET的高效三元加法器设计,使用动态逻辑的高效三元加法器和1次乘法器电路
机译:采用CMOS技术的紧凑型随身加法器,半加法器和全加法器的低功耗减薄壁乘法器的设计
机译:Vedic乘法器设计使用修改的携带选择加法器,并行前缀加法器
机译:基于五个晶体管(5-T)半加法器,八个晶体管(8-T)全加法器和两个晶体管(2-T)和栅极设计低功率4×4乘法器的设计
机译:分析亚微米和深亚微米技术中加法器和乘法器的基于IP的实现。
机译:基于气体电子乘法器的放射治疗剂量成像探测器
机译:基于压缩机加法器的16位Vedic乘法器设计
机译:高速并行加法器和乘法器
机译:乘法器电路,构成乘法器电路的加法器电路,乘法器电路的部分产品位压缩方法以及应用该乘法器电路的大型半导体集成电路
机译:电子乘法器电路-将加法器电路中的主要乘积和剩余乘积合并。除完整的加法器外,少于6个加法器电路
机译:高基数乘法器电路的组合加法器和预加法器
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