可变码率BCH码编译码的FPGA实现

摘要

为了克服LDPC的误码平台,可采用BCH码与LDPC的级联.在参考了多种编译码结构的基础上,针对二进制BCH码,介绍了适合码率可变的编译码方法,包括短时延的编码,译码中的伴随式计算、错误位置多项式的计算、错误位置的求解、逆元素的求解和相关控制存储等模块所采用的算法及FPGA实现的硬件结构.通过测试,该算法结构占用FPGA资源适中,整体硬件实现可靠,在工作时钟为150 MHz时,数据吞吐速率达到100 MHz以上.