对AES算法硬件实现的面积优化的研究

摘要

本文从AES算法入手,对有效缩减面积的多类硬件实现方法设计进行了研究.这些方法主要有三类:对单独的层(layer)分别进行优化;将相邻的层组合在一起进行优化;将加解密的相关模块集成优化.最后,基于SMIC0.18CMOS工艺,提出了一种有效缩减面积的设计,在满足实用要求的情况下,该设计有效的减少了芯片的面积.