匹配滤波器组与FFT结合的伪码快速捕获方案研究

摘要

文中提出了部分匹配滤波器组与FFT相结合的伪码快速捕获的一种实现方案.该方案采用部分匹配滤波器组完成时域内完全并行搜索,同时采用128点FFT以实现频域的部分或完全并行搜索,以增加移位寄存器长度的较小代价去除大规模用以相干累加的SRAM,并且有效降低了FFT的工作时钟频率,便于硬件实现.该方案在一块FPGA上验证通过,并在0.18μm的CMOS的工艺下综合,电路规模是约合150.2万个晶体管,最高工作时钟频率是103MHz.该捕获方案最终等效于13.1万个串行相关器,极大提高了伪码的捕获速度.