一种基于预判机制的极化码译码算法及VLSI架构

摘要

本文提出一种基于对数似然比的预判机制,根据每层对数似然比符号直接判决分裂成"1"或者"0"和固定比特层直接分裂成已知比特,旨在减少路径分裂以及通过直接继承上一层路径度量值的方式,移除冗余的路径度量值计算.基于该机制,我们设计码长N=1 024,码率R=0.5,列表宽度L=2的VLSI硬件架构.实验结果表明,其工作频率在384 MHz下,能达到约160 Mbps的吞吐率,延迟降低约51%.