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周珍艮; 郭立;
中国科学技术大学电子科学与技术系;
浮点; 除法; 泰勒级数; FPGA;
机译:双模双精度浮点除法的高效区域架构
机译:基于系列扩展的双精度浮点除法高效架构
机译:流水线双精度浮点乘法器的高效实现
机译:FPGA的低延迟双精度浮点除法
机译:带有倒数单元的浮点除法器,用于高性能图形处理器。
机译:动态除法归一化预测决策相关电路中的时变值编码
机译:FpGa的低延迟双精度浮点除法
机译:激光可编程双精度浮点专用处理器的体系结构和设计
机译:低延迟整数除法器以及与浮点除法器和方法的集成
机译:使用浮点倒数的流水线整数除法
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