基于GPS卫星信号的秒级精度授时芯片设计——数字后端设计

摘要

GPS系统良好的稳定性和高精度使其得到了广泛的应用。本设计中的授时芯片即是基于GPS卫星信号，芯片的授时精度达到了秒级。由于授时芯片是纯数字电路，所以后端实现时采用的基于标准单元的半定制ASIC设计。
　　芯片在完成了RTL级代码设计后，本设计采用Design Compiler工具对代码进行了具有可测试性的逻辑综合，将设计用门级电路实现，同时电路中的时序器件都选用的带有可测试性接口的元件，以备流片后的测试使用。然后用Prime Time工具对生成的门级网表进行时序分析，时序分析通过后，用Formality工具对RTL级代码文件和生成的网表文件进行了形式验证。形式验证通过后对电路进行了布局布线，采用的是SOC Encounter工具。在布局布线过程中，对整个芯片的版图进行了合理的布局，对标准单元进行了时序和拥塞最优化的放置。在时钟树的综合过程中，对时钟的各个参数进行了合理的设置，尽量使综合后的时钟信号性能最优。在完成了版图的全局布线后，用StarRC工具对版图进行了寄生参数的提取，并对有了实际延时信息的电路再次进行了时序分析。在版图的时序和功耗都满足要求后，对版图用Calibre工具进行了物理验证，包括设计规则检查以及版图和网表的信息比对，最后用Formality工具对版图文件和逻辑综合生成的网表文件再次进行了形式验证。
　　本设计对基于GPS卫星信号的秒级精度授时芯片实现了从可测试性逻辑综合到掩膜版图完成的整个数字后端设计，采用的是上华0.5urn DPTM单阱工艺。本后端设计实现的秒级精度授时芯片以其低成本的优势在民用手表市场会有很大的应用价值。

目录

声明

致谢

摘要

序

1 引言

1．1 研究背景

1．2 论文主要工作

1．3 论文结构

2 数字后端设计原理

2．1 数字后端设计方法学简介

2．2 数字后端设计流程

2．3 数字后端设计收敛

2．3．1 时序收敛

2．3．2 功耗分析

2．3．3 可制造性分析

3 可测试性综合与时序分析

3．1 可测试性综合

3．1．1 综合概念

3．1．2 可测试性技术

3．1．3 可测试性综合流程

3．1．4 可测试性综合结果分析

3．2 时序分析

3．2．1 静态时序分析概念

3．2．2 建立时间和保持时间

3．2．3 时序分析

4 版图物理实现

4．1 布局布线

4．1．1 设计输入

4．1．2 布局规划

4．1．3 标准单元放置

4．1．4 时钟树生成

4．1．5 布线

4．1．6 验证

4．1．7 时序检查

4．1．8 GDSII文件生成

4．2 寄生参数提取

4．3 物理验证

4．4 形式验证

5 结论

参考文献

作者简历

学位论文数据集