一种定点运算部件的设计与实现

摘要

该文提出一种32x32位的乘法器设计方案.该乘法器采用了改进的Booth算法减少部分积的个数;使用同一套电路处理无符号数乘法和有符号数乘法,并且简化了部分积的符号扩展.在部分积的累加方面,使用4-2计数器实现Wallace树,避免了使用普通3-2加法器造成的布线复杂度,并且利用加法器输入端口到输出端口不同路径的延时不同的特性,提高了部分积的归约性能.为了提高时钟步率,该乘法器应用了流水线技术把乘法过程分解到2个周期内完成.该乘法器具有完整的控制接口,考虚了一个通用高性能CPU对乘法器的要求.除法器使用non-resorting算法,以无符号数除法为基础,把有符号数除法转化为无符号数除法来处理.在设计过程中,我们开发了软件模拟器来验证体系结构设计,硬件部分使用Verilog实现,通过逻辑综合,作为某CPU的定点部件,在FPGA和ASIC上得到验证.

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第一章绪论

1.1研究背景和设计需求

1.2全文的主要工作和结构

第二章定点运算器的研究状况

2.1加法器设计的研究现状

2.2乘法器设计的研究现状

2.2.1乘法器的体系结构

2.2.2部分积的生成

2.2.3部分积的累加

2.2.4国内乘法器设计的研究状况

2.3除法器设计的研究现状

2.3.1五类经典的除法算法

2.3.2 SRT算法及其改进

第三章定点ALU的设计

3.1加减法指令的实现

3.2比较指令的实现

3.3移位指令的实现

3.4逻辑指令的实现

第四章定点乘法器的设计

4.1部分积生成电路的设计

4.1.1 Booth算法的电路实现

4.1.2符号扩展位的处理

4.1.3针对无符号数的Booth算法实现

4.2部分积累加电路的设计

4.2.1(4，2)计数器的实现

4.2.2 Wallace树的电路实现

4.2.3 64位CLA的实现

4.3流水线以及和外围接口的设计

4.4小结

第五章定点除法器的设计

5.1支持无符号数的除法器实现

5.2支持有符号数的除法器实现

5.3支持无符号数和有符号数的除法器实现

第六章软件模拟和硬件实现

6.1软件模拟的重要性和SystemC介绍

6.1.1软件模拟器

6.1.2 SystemC的起源和优势

6.1.3 SystemC的基本成分

6.1.4使用SystemC实现软件模拟

6.2软件模拟和验证

6.3硬件实现

第七章结束语

7.1结论

7.2下一步研究工作

参考文献

致谢

作者简历