分片式流处理器数据并行存储系统的设计与实现

摘要

半导体技术的飞速发展使微处理器的运算能力迅速提升，但访存速度的增长却相对缓慢，“存储墙”问题日益明显。存储系统有限的片外带宽已经成为阻碍程序整体性能提升的瓶颈。分片式流处理器主要面向数据并行应用，这类应用的访存时间通常占据程序整体运行时间的很大比例，同时传统的存储系统结构设计也并不适应这类应用的访存特点，因此这个问题更加严峻。改进访存系统从而减少访存开销对提升分片式流处理器系统的性能非常重要。在片外数据传输峰值带宽固定的情况下，提高片外存储访问带宽的使用效率，减少计算代码的等待时间是提升存储系统性能的关键途径之一。 论文的研究工作着眼于分片式流处理器的数据并行存储系统的分析、设计和实现。主要研究内容和成果包括以下几方面。(1)基于流处理器的数据并行存储系统访存模型、结构特征以及数据并行应用的访存特点，定性地分析了其多级存储层次和计算/访存重叠对隐藏延迟、改善带宽的效果。(2)在模拟实验平台上定量地测试和分析了在不同负载特征下，存储系统的主要设计参数对访存性能的影响。实验表明，对于访存模式敏感的部分参数，需要根据不同应用的并行性和局部性特点来配置它们以改善性能。(3)从提高片外带宽使用率的角度出发，设计和实现了分片式流处理器的数据并行存储系统。该存储系统通过多级调度能有效地减少片外访存的次数，降低片外带宽需求。软件模拟和仿真验证的结果表明，在不同工作负载特征下，通过设计参数的优化选择，该设计能够充分挖掘存储访问的行局部性和体间并行性，提高带宽的使用效率，从而促进整个分片式流处理器系统的性能提升。

目录

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论文说明：图表目录

声明

第1章绪论

1.1研究背景

1.1.1数据并行应用对处理能力的需求

1.1.2高性能体系结构的发展趋势

1.2数据并行存储系统的研究意义

1.2.1数据并行应用对存储系统的需求

1.2.2数据并行存储系统的设计空间

1.2.3小结

1.3论文的研究目标和主要工作

1.4论文的结构

第2章相关工作

2.1 Imagine和Merrimac

2.1.1微体系结构概述

2.1.2存储系统的软硬件支持

2.2 CELL

2.2.1微体系结构概述

2.2.2存储系统的软硬件支持

2.3 VIRAM

2.3.1微体系结构概述

2.3.2存储系统的软硬件支持

2.4 CUDA

2.4.1微体系结构概述

2.4.2存储系统的软硬件支持

2.5 Larrabee

2.5.1微体系结构概述

2.5.2存储系统的软硬件支持

2.6 TRIPS

2.6.1微体系结构概述

2.6.2存储系统的软硬件支持

2.7 RAW

2.7.1微体系结构概述

2.7.2存储系统的软硬件支持

2.8小结

第3章数据并行存储系统模型的结构分析

3.1流访存模型及应用分类

3.2数据并行存储系统的结构模型分析

3.2.1现代DRAM结构

3.2.2数据并行存储系统模型

3.3数据并行存储系统模型评测和优化

3.3.1理想应用性能分析

3.3.2实际应用性能分析

3.4小结

第4章分片式流处理器存储系统的设计与性能评价

4.1分片式处理器微体系结构概述

4.2数据并行存储系统的模块设计

4.2.1流存储系统概述

4.2.2 AG模块

4.2.3 Bank控制器模块

4.2.4 DRAM模块

4.2.5 ROB模块

4.3流访存系统的软件模拟器实现

4.3.1 AG模块：ag_evaluate()函数实现

4.3.2 Bank控制器模块：bank_evaluate()函数实现

4.3.3 DRAM模块：DRAM调度函数实现

4.3.4 ROB模块：rob_evaluate()函数实现

4.4性能评测

4.4.1 AG宽度对性能的影响

4.4.2 DHAM调度策略对性能的影响

4.4.3 Buffer深度的影响

4.5小结

第5章分片式流处理器存储系统的仿真验证

5.1仿真验证的意义及流程

5.2数据并行存储系统的RTL级设计实现

5.2.1 Stream Buffer模块的设计实现

5.2.2 AG模块的设计实现

5.2.3 Bank控制器模块的设计实现

5.2.4 SDRAM控制器模块的设计实现

5.3仿真及综合结果

5.3.1仿真结果

5.3.2综合结果

5.4小结

第6章全文总结

6.1研究工作和成果

6.2未来工作的展望

参考文献

在读期间发表的学术论文与取得的研究成果

在读期间参与的科研项目

致谢