便携式数字存储示波器的时间交错并行采样设计与实现

摘要

数字存储示波器(DSO)作为一种功能强大的电子测量仪器，在电子信息技术蓬勃发展的今天扮演着不可或缺的角色。便携式数字示波器作为数字存储示波器的一个分支，体积小巧、可通过内置电池供电，在测量精度要求较低的场合得到了广泛应用。而时间交错并行采样(TIADC)技术可以通过多片较低性能的模数转换器(ADC)大幅提升便携式示波器的采样率。　　1、设计并搭建基于FPGA的双通道示波器平台，包括前端模拟信号调理电路、双通道TIADC采样电路、FPGA外围电路以及示波器外设电路等。同时，完成了示波器平台的软件设计和整体调试工作，实现了示波器的基本功能。最后通过内置的锂电池和电源管理系统实现了示波器的便携功能。　　2、设计了一种基于校准信号的TIADC失配误差线上估计与补偿算法。即通过内置校准信号与输入信号进行对比估算出TIADC系统中各通道间的失配误差参数(偏置失配误差、增益失配误差、采样时间失配误差)，然后通过简化的拉格朗日插值多项式重构采样序列对失配误差进行补偿。本文还通过八通道TIADC采样模型和双通道示波器硬件平台对算法进行验证。其中在仿真环境下，TIADC系统的无杂散动态范围参数(SFDR)提升达到45dB。硬件环境下，采样序列的谐波分量下降约38dB，对TIADC系统性能提升明显。　　3、设计了一种基于FPGA控制的SDRAM深存储控制器方案，实现了示波器采样数据的存储功能。该方案存储深度达到256Mb，最高读写速率为100MHz，并且通过Modelsim仿真验证了深存储控制器的有效性。

目录

声明

第1 章绪论

1.1 课题研究背景及意义

1.2 国内外研究现状

1.2.1 国内外数字存储示波器研究现状

1.2.2 国内外TIADC研究现状

1.3 论文研究内容与组织结构

第2 章时间交错并行采样的误差估计与补偿算法设计

2.1 时间交错并行采样技术原理

2.2 时间交错并行采样通道失配误差分析

2.2.1 偏置失配误差

2.2.2 增益失配误差

2.2.3 采样时间失配误差

2.3 时间交错并行采样系统建模

2.4 时间交错并行采样系统失配误差估计

2.4.1 正弦函数拟合法

2.4.2 过零点检测法

2.4.3 偏置误差参数估计

2.4.4 增益误差参数估计

2.4.5 采样时间误差参数估计

2.5 时间交错并行采样系统失配误差补偿

2.6 本章小结

第3 章便携式数字示波器的平台设计及实现

3.1 前端模拟信号调理电路设计

3.2 ADC采样电路设计

3.3 电源管理系统设计

3.3.1 系统启动电路

3.3.2 锂电池监测电路

3.3.3 系统电压变换电路

3.4 FPGA及示波器外围电路设计

3.4.1 显示屏电路设计

3.4.2 USART通信电路设计

3.4.3 存储器电路设计

3.4.4 旋转电位器电路设计

3.5 SDRAM外围电路设计

3.6 NIOS II 软核处理器设计

3.7 示波器平台调试

3.8 本章小结

第4 章时间交错并行采样误差补偿算法仿真与平台实现

4.1 时间交错并行采样系统失配误差估计算法仿真

4.1.1 八通道TIADC仿真模型

4.1.2 八通道TIADC仿真模型失配误差估计

4.2 时间交错并行采样系统失配误差补偿算法仿真

4.2.1 失配误差补偿仿真

4.2.2 时间交错并行采样系统动态参数验证

4.3 时间交错并行采样系统失配误差估计算法的线上实现

4.3.1 数字存储示波器平台搭建

4.3.2 失配误差参数的平台实现与验证

4.4 时间交错并行采样系统失配误差补偿算法平台实现与验证

4.4.1 失配误差补偿算法平台实现

4.4.2 失配误差补偿算法平台验证

4.5 本章小结

第5 章基于FPGA的SDRAM深存储设计

5.1 SDRAM深存储设计方案

5.2 SDRAM深存储顶层控制设计

5.3 输入输出缓存单元控制器设计

5.3.1 输入FIFO控制器设计

5.3.2 输出FIFO控制器设计

5.4 SDRAM控制器设计

5.4.1 SDRAM结构特点

5.4.2 HY57V2562GTR型SDRAM控制器结构设计

5.4.3 初始化模块设计

5.4.4 自刷新模块设计

5.4.5 写操作模块设计

5.4.6 读操作模块设计

5.5 SDRAM深存储模块验证

5.6 本章小结

结论

致谢

参考文献

附录