FPGA片内延时锁相环架构研究与设计

摘要

FPGA(现场可编程门阵列)芯片是IC领域的重要组成部分，越来越多的集成电路设计和仿真依靠其来完成。目前市场上的FPGA芯片以欧美大公司的产品占主导，国内的可编程逻辑芯片设计和制造尚处于起步阶段，因此这一方向的研究具有重要的价值和意义。论文以一款国内自主研发的0.25um CMOS工艺SRAM型FPGA芯片设计为基础，主要介绍了FPGA芯片内延时锁相环架构研究设计及其应用，并在原有架构的基础上提出并设计了兼具更快的锁定速度和稳定的时钟调节能力的新型延时锁相环架构OSDLL。
　　 论文介绍了延时锁相环(Delay Locked Loop)的工作原理，电路结构组成，子模块功能定义以及设计等，其中数字控制逻辑依据半定制数字电路设计流程设计完成，鉴相器，可调延时链和时钟生成模块等依据全定制流程设计完成。经过数模混合仿真平台，设计仿真通过并整合至FPGA芯片内部。此100万门FPGA芯片完成流片后，MPW功能及性能测试达到设计指标。该FPGA内DLL模块的工作时钟的输入范围为20MHz到200MHz，与同类产品相比具有更高的精度、更低的功耗以及达到了较高的性能指标。
　　 OSDLL的设计是在原有DLL架构的基础上融入了one-shot延时计算技术，优化了DLL时钟调节原理。在不过多增加芯片面积的情况下较大程度的减少了DLL锁定时间，进一步提高了DLL和用户设计的系统性能。
　　 DLL应用领域极其广泛，例如可以作为时钟管理模块嵌入到ASIC或FPGA芯片内部，也可以作为IP在SOC系统中成为独立的集成子模块。在FPGA内可以完成时钟同步，分频，倍频等时钟管理功能，同时可以作为板级设计提供时钟源，简化设计。

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文摘

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论文说明：图表目录

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致谢

第一章 绪论

1.1论文的研究背景

1.2论文的研究目的和意义

1.3国内外研究进展

1.4本论文主要的内容及结构

第二章 FPGA片内DLL工作原理

2.1锁相环在FPGA时钟网路中的作用

2.2 DLL与PLL比较

2.3 DLL工作原理

2.3.1 DLL原理概述

2.3.2 DLL模块化结构及工作原理

2.3.3子模块结构及工作原理

2.3.4 OSDLL工作原理

2.4本章总结

第三章 FPGA片内DLL架构设计

3.1 DLL架构概述

3.2数字控制逻辑设计

3.3鉴相器(Phase Detector)设计

3.3.1鉴相器结构

3.3.2鉴相器电路设计

3.4延时链系统设计

3.4.1基本延时单元

3.4.2延时链电路设计

3.5 LDO设计

3.6时钟生成模块设计

3.7 OSDLL架构设计

3.8本章总结

第四章 DLL功能与性能仿真及流片结果

4.1 FPGA片内DLL整体参数仿真

4.2鉴相器参数仿真

4.3 LDO参数设计与仿真

4.4 DLL主要功能仿真

4.5混合仿真

4.6 OSDLL仿真结果

4.7 FPGA芯片流片结果

4.8本章总结

第五章 DLL模块多种环境下的应用

5.1 DLL在FPGA中时钟管理功能

5.2 DLL测试功能

5.3 FPGA芯片在太空中的应用

5.3.1 SEU效应

5.3.2 TMR技术

5.3.3冗余技术在FPGA整体设计中的应用

5.3.4 DLL TMR设计

5.4本章总结

第六章 结论和展望

6.1结论

6.2展望

参考文献

攻读硕士学位期间发表的论文