三维集成电路测试时间的优化方法研究

摘要

随着集成电路技术的飞速发展和制造工艺的不断进步，片上系统中集成的知识产权核（Intellectual Property，IP）数目的增多使得芯片的内连线长度急剧增长，过长的内连线严重影响了集成电路（Integrated Circuits，ICs）的性能，阻碍ICs的继续发展。三维集成电路（Three-dimensional Integrated Circuits,3D ICs）的出现彻底解决了传统电路发展的瓶颈。3D ICs是在多层芯片内采用硅直通（Through-silicon vias，TSVs）技术垂直互连的立体集成电路。由于垂直连线的方式取代了早期印制电路板（Printed circuit board，PCB）采用的边缘走线的方式，使得3D ICs的内连线长度可以大大缩短，降低了传输时延和传输功耗，增加了系统的封装密度，并且可以将不同应用的芯片封装在一起，即使某层硅片出现了故障也可以单独对其修复，提高了系统的可维护性，因此3D ICs产业是将来集成电路产业发展的一个新趋势。
　　 集成电路的发展有三个不可分割的组成部分：设计方法、制造方法以及测试方法。由于集成电路规模的增大，测试问题变得越来越复杂。为了降低测试难度，要尽可能简化测试。因此很多人把测试问题加入到前期设计阶段，在设计过程中充分考虑到后期的测试，提出了可测性设计的思想。采用可测性设计可以大大减少测试代价，降低测试难度。本论文主要针对的是3D ICs的可测性设计来研究的，主要工作如下：
　　 1、简要介绍了集成电路的发展趋势以及三维集成电路的技术背景和研究动态，并就三维集成电路中圆片的测试、TSVs的测试以及可测性设计等方面做了相关介绍。
　　 2、提出了一种三维片上网络（Three-dimensional Network on Chip,3D NoC）的测试时间优化解决方案。对IP核粗粒度划分，根据封装前IP核的测试时间，为各层芯片选择合适的IP核，使得每层芯片上的IP核总的测试时间最为接近；再利用整数线性规划和随机舍入的方法，在总的数据位宽限制下，再次为每层芯片分配合适的测试访问机制数据线宽度，进一步减小各层芯片上IP核的测试时间。实验结果表明，本方案采用的可测性设计方法可以大幅度降低芯片的测试时间。
　　 3、提出一种在引脚和功耗限制下三维片上系统（Three-dimensional System on Chip,3D SoC）绑定前的测试方法。对IP核细粒度划分，将每个IP核的触发器数均衡划分到各层芯片上，利用TSVs进行互连，并设计出适用于三维架构的IP核的扫描链，同时在功耗和引脚的限制下对IP核进行测试调度。实验结果表明，该方法使得芯片的测试时间获得大幅度降低的同时对功耗的需求很小。

目录

文摘

英文文摘

论文说明：图表目录

声明

第一章 绪 论

第二章 三维芯片测试的相关介绍

第三章 一种3D NoC测试的时间优化方法

第四章 一种3D SoC绑定前的测试时间优化方法

第五章 总结与展望

参考文献

附 录

致谢