异构多核系统中协处理器优化

摘要

随着集成电路工艺技术的进步和对芯片更高性能的需求，传统的通过走不断小型化的路线来提升主频从而获得性能的提升的方法已经不能满足设计需求，片上多核系统(MPSoC)技术应运而生。相对于单处理器系统而言，多核系统具有低功耗、高并行度的优势。多核处理器的出现将微处理器的发展从追求单核心更高主频变为追求更多的处理器核。层次化、可拓展的大阵列将成为多核系统的发展方向。本文的研究对象就是一种基于NoC网络的小核大阵列SoC系统。
　　在多核系统平台中，浮点协处理器的加入能够提高特殊运算的效率，提供更大的发挥空间给主处理器。同时给予软件编程足够的自由度，使多核编程简化，能够更好的处理子任务的控制，利于核间的协同合作，提高多核系统的整体性能。论文的主要工作如下:
　　首先，分析异构多核系统下协处理器的设计需求，对已有协处理器的不足分析，并寻找改进方法。
　　其次，通过研究乱序多发射计算机体系，设计了一种能够应用到面向高密度计算，能够进行批量运算及杂散运算的协处理器上的指令乱序多发射方案。
　　最后，根据协处理优化方案完成RTL设计并实现，通过实验对系统性能进行分析及评估，证明了该优化设计的性能优势和实用性。

目录

声明

致谢

摘要

第一章 绪论

1．1 多核技术的提出与发展

1．2 协处理器的提出与研究现状

1．2．1 协处理器的提出

1．2．2 协处理器国内外研究现状

1．3 论文设计思想

1．4 课题来源

1．5 论文结构

第二章 协处理器优化目标及方法

2．1 多核系统以及原协处理器架构

2．1．1 异构多核SoC系统简介

2．1．2 原协处理器结构简介

2．2 协处理器优化目标

2．3 指令并行与指令流水线相关

2．4 通过多发射的方法开发指令级并行

2．4．1 静态指令调度方法

2．4．2 动态指令调度方法

2．5 本章小结

第三章 协处理器设计方案

3．1 协处理器结构

3．1．1 Microblaze主控制器

3．1．2 硬件加速单元

3．1．3 Microblaze与硬件加速单元的FSL连接

3．2 协处理器软件指令设计

3．3 指令动态调度和寄存器重命名结构选择

3．3．1 集中式的冲突检测机制

3．3．2 指令缓存的大小

3．3．3 冲突检测和指令执行控制相互独立工作

3．3．4 寄存器映射表的结构

3．3．5 重命名缓存的设计

3．4 硬件加速单元指令执行流程

3．5 本章小结

第四章 协处理器RTL级设计

4．1 协处理器整体结构

4．2 硬件加速单元各模块的设计

4．2．1 接口模块

4．2．2 指令缓存模块

4．2．3 冲突检测模块

4．2．4 冲突记录表模块

4．2．5 重命名控制模块

4．2．6 重命名记录模块

4．2．7 发射控制模块

4．2．8 指令执行队列

4．2．9 地址生成模块

4．2．10 地址变换模块

4．2．11 存储单元

4．2．12 浮点运算执行部分

4．3 硬件工作流程

4．3．1 无相关指令的乱序发射

4．3．2 指令的重命名发射

4．3．3 重命名发射指令后，后继指令的发射

4．4 本章小结

第五章 协处理器的验证及性能分析

5．1 测试平台

5．2 验证方案

5．3 各个模块功能测试

5．3．1 指令缓存模块

5．3．2 冲突检测模块

5．3．3 冲突记录表模块

5．3．4 重命名控制模块

5．3．5 重命名记录模块

5．3．6 发射控制模块

5．4 指令动态调度和寄存器重命名功能测试

5．4．1 无相关指令的乱序发射

5．4．2 指令的重命名发射以及写回

5．4．3 重命名发射指令后，后继指令的发射

5．5 与原协处理器性能对比

5．5．1 计算结果分析

5．5．2 系统性能分析

5．6 协处理器FPGA实现

5．7 本章小结

第六章 总结与展望

6．1 论文的主要工作和创新点

6．2 后续研究展望

参考文献

攻读硕士学位期间的学术活动及成果情况