SDR中通用可编程零次群复分接芯片及其板级验证系统设计

摘要

本课题源于广西信息与通讯技术重点实验室主任基金项目,主要研究内容为软件无线电(SDR)中通用可编程零次群数字复、分接芯片及其板级验证系统的设计与实现。实际应用中该系统可满足SDR多服务、多模式、可重构、节省资源和智能化的需求。　　SDR的不断发展与完善,使其广泛应用在军事、民用和航天等场合。对于零次群(基群以下)数据单独开辟信道进行传输将浪费大量的系统资源,也不利于SDR设备的系统集成化和体积小型化。目前已有的零次群复、分接设备很少,智能化程度很低。　　根据SDR中零次群数字复、分接具体参数及性能要求,论文首先确定了零次群数字复、分接系统的设计方案,并通过大量的实验和仿真验证了该方案的可行性。然后采用Quartus II软件对可编程零次群数字复、分接芯片进行设计、综合、仿真验证,并进行了局部的版图设计。最后采用Altium Designer软件完成了板级验证平台设计,并完成了硬件平台的装配、联调、下载和测试。实际的硬件测试结果充分证明了可编程零次群数字复、分接芯片设计的可行性和板级验证系统运行的可靠性。　　论文完成的主要工作以及创新点如下:　　(1)研究了数字、模拟锁相环等多种时钟提取方法,结合等精度测量的基本思想提出了一种新型快速的时钟提取方案,进而实现了对零次群数据的自适应复、分接。　　(2)设计实现了一种微控制器+U盘的 FPGA脱机重构方案,可软加载海量配置数据;并与其它脱机重构方案进行了比较。　　(3)实现了一种前向纠错和具有快速同步特性的误码测试功能。　　(4)完成了基于FPGA的SDR中通用可编程零次群数字复、分接SOC芯片设计,并进行了局部的版图设计。　　(5)设计完成并实现了通用可编程零次群数字复、分接系统板级验证平台。平台支持TTL、串口、音频、等多种零次群数据输入,支持DUC、TTL、HDB3和网络4种合路数据输出,符合SDR系统接口规范,具备开放性、可软加载功能。完成了样机演示实测。

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第一章 绪论

§1.1 SDR中零次群数字复、分接研究概况

§1.2 本课题研究目的及意义

§1.3 本课题所做的工作与论文结构

第二章 系统基础理论

§2.1 经典数字复、分接理论

§2.2 调制理论

§2.3 数字通信时钟提取理论

§2.4 本章小结

第三章 系统整体结构设计

§3.1通用可编程零次群芯片设计

§3.2 板级验证系统的分析与设计

§3.3 本章小结

第四章 系统主要算法的设计与实现

§4.1 码速调整和码速恢复

§4.2 脱机重构加载

§4.3通信系统的时钟提取

§4.4基于开环时钟提取的速率自适应算法设计

§4.5误码测试的设计与实现

§4.6 前向纠错编解码的研究

§4.7 本章小结

第五章 系统硬件设计

§5.1系统电源设计

§5.2 微控制器电路设计

§5.3 FPGA部分电路设计

§5.4 支路数据电路设计

§5.5 合路数据电路设计

§5.6 本章小结

第六章 系统软件设计

§6.1微控制器部分软件设计

§6.2 FPGA部分软件设计

§6.3 本章小结

第七章 结论

§7.1 系统实现的功能与指标

§7.2 总 结

§7.3 未来展望

致谢

参考文献

作者在攻读硕士期间主要研究成果

附表A 系统源程序（部分）

附图B 系统接口资源(部分)说明

附图C 系统设计图

附图D 系统实物图