基于FPGA--Centric集群的加速器级并行体系结构研究

目录

声明

摘要

符号说明

第1章绪论

1．1 研究的背景和意义

1．1．1 高性能计算应用与超级计算机

1．1．2从比特级并行到加速器级并行

1．2国内外研究现状

1．2．1 FPGA加速器的研究现状

1．2．2 FPGA高抽象层次工具链的研究进展

1．2．3 FPGA集群的研究现状

1．3本文的研究内容和贡献

1．4论文的组织结构

第2章加速器级并行与FPGA可重构集群概论

2．1加速器级并行

2．1．1定制化加速器(Customized Accelerator)

2．1．2加速器间通信(Accelerator Communication)

2．1．3加速器间一致性(Accelerator Concurrency)

2．1．4 加速器的可编程性(Accelerator Programmability)

2．2基于FPGA的硬件加速器

2．2．1 FPGA的可重构性

2．2．2 FPGA的低延迟高带宽收发器

2．2．3 FPGA的高层次综合技术

2．3 FPGA可重构集群及其应用

第3章FPGA-Centric集群的系统架构

3．1 FPGA-Centric集群的设计选择

3．2 FPGA-Centric集群的硬件实现

3．3 FPGA-Centric集群的节点间通信模型

3．3．1 消息传递通信模型

3．3．2流式通信模型

3．4 FPGA-Centric集群的Collective通信

3．4．1 情景描述

3．4．2基于树型结构的Collective通信

第4章FPGA-Centric集群上加速卷积神经网络训练

4．1 引言

4．2背景介绍

4．2．1现有工作简介

4．2．2现有工作的分类

4．3 FPDeep框架

4．3．1 框架简介

4．3．2算子图切分方法的分析

4．3．3算子图切分的方法的设计选择

4．3．4 FPDeep框架的数学模型

4．4硬件架构和设计

4．4．1 FPDeep硬件实现的设计选择

4．4．2 FPDeep的硬件架构

4．4．3单片加速器的硬件架构

4．5实验评估

4．5．1 小规模集群上的实验

4．5．2大规模集群上的实验

4．5．3 资源使用率以及性能分析

4．5．4 CNN训练的模型收敛性分析

4．6讨论及未来展望

第5章FPGA-Centric集群上加速自适应网格的计算

5．1 引言

5．2背景介绍

5．2．1 AMR算法简介

5．2．2 AP3M算法简介

5．3 FP-AMR框架

5．3．1 空间填充曲线

5．3．2数据结构的设计

5．4硬件架构和设计

5．4．1 FP-AMR的硬件架构设计

5．4．2 基于FP-AMR的AP3M算法实现和部署

5．5实验评估

5．5．1 全系统性能的分析

5．5．2各因素的影响分析

5．5．3 系统的可扩展性分析

5．6讨论与未来展望

第6章总结与展望

6．1 本文工作的总结

6．2未来工作的展望

参考文献

致谢

在读期间发表的学术论文与取得的研究成果