可自动生成SoC系统总线的EDA开发工具实现

摘要

SoC(System on Chip，片上系统)系统总线是芯片中极为重要的组成部分，负责连接系统中各个主从设备，并组织二者之间的通信，保证数据传输的准确性和时效性。在芯片开发的过程中，基于功能和效率的考虑，系统总线的架构和各主从设备的拓扑结构常常会发生改变。如何设计一个可复用的SoC系统总线，以满足不同架构乃至不同计划的需要，是SoC芯片级设计中的重要课题。
　　本论文正是针对上述问题，以perl语言和verilog程序设计为基础，再深入分析SoC系统总线对准确性和时效性的要求，开发一套可自动生成SoC系统总线的EDA工具。主要内容为：
　　1．详细研究各总线接口的标准，确定系统总线的架构和数据传输的流向。
　　2．以perl语言的Gtk模组为载体，开发一整套图形界面，使用户透过简单的图形界面输入各主从设备的详细信息，配置系统总线的拓扑结构，就可以自动生成整套系统总线的RTL源码及验证环境。
　　3．在RTL原始代码中，以verilog语言的ifdef语句为基础，开发一整套的工具，可以根据用户的不同配置抽取相应的RTL代码，组成最后的系统总线。
　　如此一来，对于不同的计划，用户只需要在图形界面上输入相应的参数，就可以生成RTL代码，即使要更改系统架构，只需要更改总线的设定即可，从而大大缩短了芯片开发的时间。

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第一章 绪论

1.1 课题背景

1.2 各系统总线标准的特点及比较

1.3 高速系统互连总线的研究现状

1.4 本文结构安排

第二章 片内总线系统的开发

2.1 总线特性

2.2 总线拓扑结构

2.3 总线接口功能实现

2.4 通道操作

2.5 控制寄存器逻辑

第三章 图形界面的开发与自动生成工具的实现

3.1 GUI图形界面的开发

3.2 自动生成工具的实现

第四章 系统总线的验证与综合

4.1 系统总线的代码风格检查

4.2 系统总线的验证

4.3 系统总线的综合

4.4 系统总线的LEC

第五章 结论与总结

5.1 本设计的主要工作内容

5.2 设计中的困难及总结

5.3 本课题的实际意义及展望

致谢

参考文献