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【6h】

H.264/AVC视频解码器中帧内预测和去块效应滤波的硬件设计

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摘要

符号说明

第一章 绪论

1.1 课题研究背景

1.2 国内外研究现状

1.3 论文主要内容和论文结构

第二章 H.264解码器原理

2.1 H.264视频压缩标准

2.2 H.264关键技术

2.3 帧内预测原理

2.3.1 Intra_4x4预测模式

2.3.2 Intra_16x16预测模式

2.4 去块效应滤波原理

2.4.1 边界强度

2.4.2 滤波条件

2.4.3 滤波过程

2.5 本章小结

第三章 帧内预测和去块效应滤波的架构设计及RTL实现

3.1 帧内预测模块

3.1.1 改进解码顺序

3.1.2 predmode模块设计

3.1.3 prediction模块设计

3.1.4 plane模块设计

3.2 去块效应滤波模块

3.2.1 5级流水线

3.2.2 片上存储单元

3.2.3 可重构运算单元

3.2.4 改进边界滤波顺序

3.2.5 降低功耗

3.2.6 控制模块

3.2.7 边界滤波过程

3.3 本章小结

第四章 帧内预测和去块效应滤波的仿真验证和综合

4.1 功能验证

4.1.1 功能验证流程

4.1.2 验证技术和验证方法学

4.2 帧内预测和去块效应滤波功能仿真

4.2.1 仿真工具介绍

4.2.2 帧内预测模块功能仿真及结果

4.2.3 去块效应滤波模块功能仿真及结果

4.3 逻辑综合

4.3.1 逻辑综合介绍

4.3.2 综合工具Design Compiler

4.3.3 综合结果

4.4 本章小结

第五章 结束语

参考文献

致谢

攻读硕士学位期间发表的学术论文

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摘要

H.264/AVC作为新一代的多媒体视频标准,相比于以前的视频标准如MPEG系列、H.26X系列来说,在同等的图像质量下可大幅度的提高压缩比,有着非常广阔的应用前景。但H.264的这种优势是以提高编码端和解码端解码的计算复杂度为代价的,因此需要高效的硬件结构来满足视频播放实时性的要求。
   本文首先对H.264标准进行整体研究,然后详细分析了帧内预测和去块效应滤波算法,提出了实现两个模块功能的硬件架构。在帧内预测模块的设计中,首先调整4(×)4模式的解码顺序以加快速度,并设计通用运算单元以提高硬件资源的重用性,采用4个运算单元并行运算、plane模式预处理等手段提高系统性能。针对去块效应滤波模块,首先对整个滤波过程进行了关键路径进行分析,提出了5级流水线架构。改进边界滤波顺序以降低对存储器的访问,利用门控时钟降低系统功耗,并设计了可重用运算单元,采用具有转置功能的缓存器以加快对像素值的读操作。为了降低存储器带宽,对不同用途的像素值采用不同的存储机制。
   本文采用VerilogHDL完成了帧内预测模块和去块效应滤波模块的寄存器级建模,并依据JM9.4编写了C参考模型。采用不同的手段获得测试激励,使用Synopsys公司的数字电路仿真工具VCS对帧内预测模块和去块效应模块进行功能仿真和验证,结果表明两个模块的功能都达到了设计的要求,是正确的。采用台积电(TSMC)的0.13μm工艺库,用Synopsys的DesignCompile逻辑综合工具,并结合适当的综合策略和优化手段,对帧内预测模块和去块效应滤波模块进行逻辑综合,结果是两个模块都可工作在50M的频率下。
   验证和综合的结果表明,上述两个模块都达到了本课题的设计目标。

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