基于标准逻辑单元的全光可编程逻辑阵列

摘要

可编程逻辑阵列(PLA)是一种可以实现组合逻辑功能的可编程逻辑器件，其逻辑功能由用户自定义，具有实现灵活、集成度高、处理速度快和可靠性强等特点，在电域中有非常广泛的应用。而在光域，虽然基础全光逻辑门已经发展的相对比较成熟，并在包头检测、光路由、光标签交换等网络节点信号处理中有着巨大的应用潜力，但对于更复杂的逻辑功能，还需找到简单灵活的可重构方案，才能提高其在高性能计算和光网络中利用的可能性。全光可编程逻辑阵列就是很好的解决方法。
　　本论文在详细分析全光可编程逻辑阵列的研究现状，以及光域中实现可编程逻辑阵列所面临问题的基础上，提出了一种以标准逻辑单元为基础构建的全光可编程逻辑阵列(CLUs-PLA)。主要研究成果包括以下内容：
　　(1)详细介绍了标准逻辑单元(CLUs)的特点和性质，提出了完备的标准逻辑单元可作为组合逻辑函数一组基的概念，利用这组基即可实现任意组合逻辑功能。对可编程逻辑阵列各部分的结构和功能进行了详细介绍，并分析得出目前光域实现可编程逻辑阵列面临的最主要问题是或阵列难以实现。针对这一问题，结合CLUs特性，提出了利用CLUs构成全光可编程逻辑阵列的方案(CLUs-PLA)。相对于传统PLA，CLUs-PLA的输入光路仅需单个无源DI即可实现，与阵列由标准逻辑单元阵列取代，通过直接耦合的方式即可实现或操作。因此，如何用简单的方法高效地实现标准逻辑单元阵列成为实现CLUs-PLA的关键。
　　(2)结合SOA中的XGM效应，利用SOA级联滤波器结构，对实现标准逻辑单元展开了研究。详细介绍了研究中所用的SOA理论模型，该模型考虑了载流子加热和光谱烧孔两种带内效应，更适合处理高速信号。同时，对SOA级联滤波器的结构进行了数值分析，理论验证了利用该方法实现标准逻辑单元的可行性。在此基础上，实验验证了40Gb/s两输入和三输入全套标准逻辑单元，最大项单元可由最小项单元得到。随后，对方案进行了扩展，通过SOA级联的方式成功实现了40Gb/s四输入全套标准逻辑单元。该方案具有强大的可重构性和串行扩展性，根据逻辑表达式的不同变换式，即可采用不同的级联方式对方案进行扩展。
　　(3)采用SOA-Sagnac环结构和SOA中XPM效应实现了全套标准逻辑单元。对SOA-Sagnac环结构进行了等效和数值模拟，证明了该方案实现标准逻辑单元的可能性；基于数值模拟，实验验证了20Gb/s标准逻辑单元A+B，A+B+C和-A-B，-A-B-C；在此基础上，将信号速率提高到了42Gb/s，并结合输入光路，实验验证了三输入全套标准逻辑单元，这也是首次基于SOA-Sagnac环结构实现了多输入高速信号的逻辑操作。该方案工作于并行模式，最小项单元和最大项单元可以在环的不同输出端口同时得到，并且只需在控制光端口直接接入新的信号即可实现多输入逻辑单元。
　　(4)利用HNLF中FWM效应，实现了全套同步多输入标准逻辑单元。基于分步傅里叶变换的方法，模拟了HNLF中40Gb/s三路RZ信号的同步多输入与门，同时在九个闲频光信道实现了两输入和三输入的与逻辑单元，理论验证了同步多输入逻辑单元的可行性。结合输入光路，实验实现了40Gb/s同步多输入标准逻辑单元，分别在五个闲频光信道实现了两输入和三输入的全套标准逻辑单元。基于实验结果，提出了利用同步多输入标准逻辑单元构建扩展型CLUs-PLA，并对CLUs-PLA的计算容量进行了定义。针对三输入的情况，扩展型CLUs-PLA的计算容量是标准型CLUs-PLA的2.3倍，且当所有闲频光的波长都相互独立时，扩展型CLUs-PLA的计算容量将达到标准型CLUs-PLA计算容量的3.6倍。
　　(5)利用CLUs-PLA实验实现了组合逻辑中几个较重要的逻辑功能，包括40Gb/s全加器、全减器和4线-2线优先编码器。提出了利用CLUs-PLA实现二进制乘法器方法，并对2-bit乘法器进行了数值模拟，所有波形逻辑正确，码流清晰且无码型效应。理论验证了两个2-bit二进制数在光域实现乘法运算的可行性。研究结果表明，基于全光标准逻辑单元的可编程逻辑阵列是可行的，利用它可以实现任意组合逻辑功能。

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1 绪论

1.1全光数字逻辑的研究背景及研究意义

1.2国内外研究现状

1.3全光逻辑的主要研究方法

1.4本论文的主要工作

2 基于全光标准逻辑单元的可编程逻辑阵列 (CLUs-PLA)

2.1 引言

2.2可编程逻辑阵列

2.3光域实现可编程逻辑阵列面临的问题

2.4基于全光标准逻辑单元的可编程逻辑阵列(CLUs-PLA)

2.5本章小结

3 基于SOA-滤波器构建的全光标准逻辑单元

3.1 引言

3.2本论文所用的SOA理论模型

3.3 SOA级联滤波器数值模型

3.4 SOA-滤波器结构实现40Gb/s两/三输入CLU的实验研究

3.5 SOA-滤波器结构实现40Gb/s四输入CLU的实验研究

3.6方案可重构可扩展性的讨论

3.7本章小结

4 基于SOA-Sagnac环构建的全光标准逻辑单元

4.1 引言

4.2 SOA-Sagnac环实现逻辑单元的数值研究

4.3 20Gb/s可重构多输入或门和或非门

4.4 42Gb/s三输入CLU的实验研究

4.5 本章小结

5 基于HNLF构建的全光标准逻辑单元

5.1引言

5.2 本论文所用的HNLF理论模型

5.3 基于HNLF中FWM实现同步多输入与门的数值研究

5.4 40Gb/s同步两输入和三输入CLU的实验研究

5.5 基于同步多输入CLUs构建的扩展型CLUs-PLA

5.6 扩展型CLUs-PLA计算容量的讨论

5.7 本章小结

6 CLUs-PLA实例研究

6.1 引言

6.2 可重构全光全加器和全减器

6.3 4线-2线全光优先编码器

6.4二进制乘法器

6.5 CLUs-PLA集成化的讨论

6.6本章小结

7 总结与展望

致谢

参考文献

附录1 攻读博士期间发表的论文

附录2 英文缩写简表