高SFDR直接数字频率合成器芯片研究

摘要

现代通信和宽频雷达系统的飞速发展，使得对高性能信号源的需求不断增加。而直接数字频率合成器（DDS）具有的频率切换迅速、相位稳定并且变化连续、精度高频率高等这些优点，可以有效增强系统的抗干扰能力和处理增益，成为了常见的高性能信号源之一。与此同时，由于存在杂散噪声和输出带宽限制的缺点，DDS的应用范围受到了一定的限制。因而，对高性能高频DDS芯片关键技术的研究是非常必要的。
　　本文采用一种基于CORDIC算法，在其基础上引入了伪随机序列编码器Dither，并且通过4核内插的方法来提高其SFDR的DDS芯片设计，同时将系统时钟频率提高至GHz，因而输出带宽也随之增大到之前的4倍。论文着重分析了DDS的原理与结构、CORDIC算法与杂散来源，并基于此提出了3种提高SFDR的方法，即增加相位累加器的输出带宽、Dither技术和4核内插技术，之后详细介绍了的MATLAB建模、ASIC功能划分设计、物理综合和物理实现以及验证的具体过程。所采用的Dither CORDIC算法中引入了Dither技术，并且增加了相位累加器的输出位宽。使用MATLAB软件建模，相位累加器的位宽为32位，累加器的输出为18位，最终的信号输出为16位。对不同频率的输出信号进行仿真，得到相应的SFDR均达到了110dB以上，相较之前的算法至少提升了23.7dB。论文中的DDS芯片支持3种工作模式，即数字斜坡扫描模式、Profile模式和单音模式。DDS在这3种模式下工作时，对其RTL级代码分别进行仿真，结果表明，设计功能均满足要求，且对于不同频率的输出信号，其SFDR均在100dB左右。基于SMIC0.18μm1.8V1P6M标准CMOS工艺库，对所提出的新型DDS芯片进行物理综合和物理实现。综合后结果表明，DDS芯片具有41570个单元，其中组合逻辑有35950个单元，时序逻辑有5620个单元，总面积为1090437.06μm2，动态功耗为188.67mW，静态功耗仅为74.47μW，总功耗为188.75mW，关键路径需要的时间为2.92ns，由此可见，DDS芯片单核的采样时钟的最高频率可以达到300MHz，因而系统的总时钟频率可达1.2GHz。而物理实现结果表明，DDS芯片的有效面积为1250μm×1250μm，总功耗为517.8mW。物理分析和静态时序分析不存在问题，后仿结果表明在频率点43.641MHz为95.057 dB，满足高SFDR的DDS芯片设计要求。

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第一章 绪论

1.1 DDS的发展现状

1.2 论文的主要工作

第二章 基于CORDIC算法的高SFDR DDS原理与结构

2.1 DDS的原理与基本结构

2.2 CORDIC算法

2.3 高SFDR的DDS设计

2.4 本章小结

第三章 DDS的Matlab建模与ASIC设计

3.1 Matlab建模与仿真

3.2 ASIC设计

3.3 本章小结

第四章 DDS的逻辑综合与物理设计

4.1 DDS的逻辑综合

4.2 DDS的物理设计

4.3 本章小结

第五章 DDS的物理验证与时序验证

5.1 DDS的物理验证

5.2 DDS的静态时序分析

5.3 DDS的后仿

5.4 本章小结

第六章 总结与展望

参考文献

致谢

作者简介

附录A DDS核的Matlab代码