基于自主嵌入式处理器的半自定制物理设计方法研究

摘要

随着集成工艺的不断发展，集成电路设计进入了以纳米为代表的SOC(System On Chip)时代。庞大的电路设计规模以及深亚微米条件下各种全新的工艺设计问题，都为集成电路的物理设计提出了新的挑战。如何改进物理设计的方法与流程，对于保证和提升芯片性能，缩短产品的开发周期都有着重要的产业意义和商业价值。
　　 本文基于具有自主知识产权的CK系列嵌入式CPU，提出了一种全新的半定制物理设计方法及流程。该流程将可重构的设计思想贯穿始终，通过引入一种新型的具有版图可重构特性的标准单元结构，将电路晶体管级的优化与调整融入整个芯片的物理设计流程中。方法创新的将一种基于图论的电路拓扑分解算法引入对电路网表的简化过程中，分离出可实施调整的目标电路。并在对目标电路进行晶体管调整的过程中，将连线延时及窜扰延时的变化考虑在内，从而获得连线延时与单元延时之间的平衡优化解决方案。相比传统方法，该方法在实现对电路性能优化的同时，极大的降低了对芯片实施晶体管级调整的难度与复杂度，并保证了设计流程的收敛与迭代次数。
　　 另一方面，本文提出了一种新型的可重构的延时可控网络驱动器结构(DCCB)，并提出了基于这一结构对时钟树网络进行调整优化的算法。该算法通过DCCB将有益时钟偏差有效的引入电路，直接针对电路版图进行时钟树调整，实现时钟周期的优化．试验数据表明，此方法对时钟周期的优化相比传统方法高出10％—17％。
　　 最后，本文对CPU中的一类重要的数据存储单元SRAM的自定制设计进行了初步的研究，详细讨论了SRAM单元的建库技术及时序信息库提取的具体方法。

目录

文摘

英文文摘

论文说明：图表目录

声明

致谢

第1章绪论

1.1引言

1.2论文的背景及意义

1.2.1集成电路设计方法的历史回顾

1.2.2集成电路的半定制设计

1.2.3当今集成电路物理设计中的问题与挑战

1.3论文的主要工作及创新点

1.4论文的组织结构

第2章 CK系列自主嵌入式CPU的体系结构与物理设计流程概述

2.1 CPU的微体系结构及功能模块

2.1.1 CPU的流水级模型

2.1.2 CPU的功能模块划分及定义

2.1.3 CPU功能及微体系结构的特点

2.2物理设计和验证的流程及方法

2.2.1物理设计与验证

2.2.2传统物理设计和验证的流程简介

2.2.3新型物理设计流程中的关键技术概述

2.3本章小结

第3章超深亚微米工艺标准单元的半定制设计方法

3.1电路结构的划分以及特点

3.1.1静态CMOS电路

3.1.2动态CMOS电路

3.2静态互补CMOS逻辑的分析

3.2.1 PUN与PDN网络的器件选择

3.2.2 PUN与PDN的对偶特性

3.2.3静态互补CMOS电路的时序特性分析

3.3可重构标准单元的设计

3.3.1可重构标准单元的版图结构

3.3.2可重构标准单元的版图设计方法

3.3.3标准单元的重构

3.3.4标准单元时序信息的快速估算

3.4本章小结

第4章 SRAM单元半定制设计中的建库技术研究

4.1 SRAM的模块划分及功能

4.2 SRAM单元的时序信息库提取

4.2.1测试电路的设计

4.2.2激励波形的设计

4.2.3 SRAM单元传输延时与输出转换时间的测量

4.2.4 SRAM单元setup与hold时间的测量

4.3采样点偏离现象及偏差修正

4.3.1采样点偏离现象的分析

4.3.2偏差修正

4.4本章小结

第5章应用DCCB单元的半定制时钟树结构设计

5.1现有时钟偏差调整方法分析

5.2 DCCB单元的结构设计与说明

5.2.1 DCCB结构的分析

5.2.2 DCCB的性能分析

5.2.3 DCCB在时钟树生成中的应用

5.3应用DCCB优化时钟周期

5.3.1 DCCB传输延时的线性模型

5.3.2 DCCB调整时钟偏差优化时钟周期的方法

5.3.3应用DCCB的设计流程

5.4实验结果

5.5本章小结

第6章基于图论的快速晶体管调整方法

6.1传统的晶体管调整方法

6.2快速晶体管调整设计流程

6.2.1流程综述

6.2.2关键网络图(critical networks graph)

6.2.3关键网络图的分解

6.2.4路径选择

6.2.5网表仿真及P/N ratio调整

6.2.6验证

6.3本章小结

第7章总结和展望

7.1论文总结

7.2展望

参考文献

附录 附录A extractNet函数

攻读学位期间发表的学术论文