高速数据录取存储和回放系统设计

摘要

随着雷达技术的发展，雷达的功能越来越复杂，而其所处的环境又比较复杂，为了能够探测和模拟真实的雷达场景，需要对数据进行现场采集和存储以及回放，所以如何实现对雷达信号的高速数据录取存储以及回放十分重要。
　　本文基于FPGA设计了一种高速数据录取存储和回放系统。系统首先将接收的模拟单端信号转换为差分信号，由ADC进行模数转换后，数据存储到Flash阵列中，数据回放时从Flash中读取数据并发送给DAC进行数模转换，最后经过正交调制混频后输出作为回放后信号。系统要求最高达到500Msps录取和回放速率，12位或以上数据分辨率，最高240MB/s数据读写速度。整个系统集成数据录取、存储和回放功能于一体，能够独立进行调试，不需要与上位机进行通信，提高了系统便携性，节省了系统资源。
　　本文先给出数据录取存储以及回放技术的研究背景和发展现况。然后结合系统设计要求将整个系统划分为五个子模块，分别针对各模块给出了具体的硬件和软件设计方案，并进行了仿真验证。最后给出实际硬件电路测试结果，经调试数据录取和回放速率均达到500Msps，数据分辨率为12位，Flash阵列最高数据读取速度为640MB/s，写入速度为260MB/s，系统可连续存储容量达64Gbit。根据测试结果和分析，本系统能够实现高速数据录取存储和回放。

目录

声明

致谢

摘要

图表目录

1 绪论

1．1 研究背景和意义

1．2 国内外研究现状

1．3 本文的主要研究内容

2 系统硬件设计

2．1 系统整体方案

2．2 FPGA硬件设计

2．2．1 FPGA芯片结构

2．2．2 FPGA选型

2．2．3 FPGA配置电路

2．3 高速数据录取硬件设计

2．3．1 ADC选型

2．3．2 ADC电路设计

2．4 高速数据回放硬件设计

2．4．1 DAC选型

2．4．2 DAC电路设计

2．4．3 IQ调制电路设计

2．5 数据存储硬件设计

2．5．1 Flash选型

2．5．2 Flash电路设计

2．6 电源管理模块硬件设计

2．7 时钟管理模块硬件设计

2．8 系统PCB设计

2．8．1 信号完整性

2．8．2 电源完整性

2．9 本章小结

3 系统软件设计与仿真

3．1 系统软件模块

3．2 高速数据录取软件设计

3．2．1 ADC配置

3．2．2 ADC数据传输

3．3 高速数据回放模块设计

3．3．1 DAC配置

3．3．2 DAC数据传输

3．4 数据存储模块设计

3．4．1 Flash数据写入

3．4．2 Flash数据读取

3．5 时钟管理模块软件设计

3．5．1 CDCM时钟管理设计

3．5．2 DCM时钟管理设计

3．6 本章小结

4 系统测试

4．1 系统测试平台

4．2 系统测试结果

4．2．1 数据录取测试结果

4．2．2 数据存储测试结果

4．2．3 数据回放测试结果

4．3 本章小结

5 总结和展望

5．1 全文总结

5．2 后续工作展望

参考文献

作者简历