AVS视音频解码器DRAM控制器的设计研究

摘要

DDR SDRAM(双倍速同步动态随机存储器)作为SDRAM的升级版本，在高带宽解决方案中显示了它出色的性能。在要求高速大容量的存储器系统中，DDR SDRAM得到了广泛的应用。在数据带宽要求比较苛刻的视频解码存储系统中，性能优越，价格合理的DDR SDRAM无疑是最好的选择。 本文设计并实现了一款应用于视频解码器芯片存储器系统的DDR SDRAM(双倍速同步动态随机存储器)控制器。视音频解码器对数据吞吐率的要求较高，因此通用的DDR SDRAM控制器难以满足实时解码的需要。提高控制器的效率是本设计的一个重要挑战。通过分析解码系统数据访存请求，确定了合理的仲裁策略。视频数据的存储方式极大影响控制器的效率，因此在设计过程中，对数据的存储组织进行了深入的研究，找到了合理的存储方式，满足了解码系统的高数据带宽要求。本设计采用了自顶向下(Top-Down)的设计方法，对设计规范，子模块的划分与设计，设计的功能仿真及逻辑综合进行了阐述。多时钟域是本设计的一个特点。数据访存信息从系统时钟域转移到DDR SDRAM的时钟域，数据的锁存等操作均采用了异步电路设计。苛刻的时序是本设计的一个挑战，产生DDR SDRAM控制信号的寄存器需要手工布局以保证满足DDR SDRAM所规定的相位关系。 该设计是863课题“数字视音频编解码芯片”的一个重要组成部分。本人主要负责DRAM控制器的设计、验证、综合和形式验证。布局布线在设计者指导下由后端完成。所用的EDA工具全部是Synopsys公司的相关设计软件。该设计已经通过解码芯片顶层设计的仿真和FPGA验证。仿真结果表明，控制器可以提供1.1G/s的数据带宽，控制效率为52.3％，可以满足高清实时解码的需要。

目录

文摘

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声明

第一章序论

1.1 DRAM简介

1.2各种DRAM之综合比较

1.3 DDR SDRAM控制器的发展

1.4本课题的选题目的和意义

第二章DDR SDRAM的性能和结构特点

2.1 DDR SDRAM的结构

2.2 DDR SDRAM的特性

2.3 DDR SDRAM的命令及命令控制字

2.4 DDR SDRAM的工作原理

2.4.1初始化操作

2.4.2RAS操作

2.4.3CAS操作

2.4.4预充电(Precharge)

2.4.5突发中止(Burst Terminate)

2.4.6自动刷新

2.5 DDR SDRAM关键时序参数

2.6设计存储器系统时DDR SDRAM芯片的选择

2.7本DDR SDRAM控制器的设计关键技术

2.7.1仲裁策略

2.7.2数据存储结构

2.7.3控制器实现方式

2.7.4高速接口设计的挑战

2.8AVS1.0视音频解码器简介

2.8.1与DRAM控制器接口的各模块简介

2.8.2视音频解码系统的工作流程介绍

第三章视音频解码器存储器控制系统的设计方案

3.2AVS1.0存储方案的相关重要概念

1)宏块

2)图像类型

3)显示顺序和解码顺序的关系

3.2AVS1.0存储方案

3.2.1高清模式下图像数据的存储

3.2.2标清模式下图像数据的存储

3.2.3存储方案举例

3.3 DDR SDRAM控制器同解码系统各模块的接口

3.3.1输入信号

3.3.2输出信号

3.3.3写时序

3.3.4读时序

3.4 DRAM控制器的设计

3.4.1仲裁器的设计

3.4.2Ctrl_ if模块设计

3.4.3 DDR SDRAM接口模块(dram_interface)设计

3.4.4读数据的锁存

3.4.5FPGA版本DRAM时钟设计及读数据的锁存

第四章DRAM控制器的仿真与综合

4.1控制器仿真

4.1.1 DRAM的初始化

4.1.2 precharge及ras操作时序

4.1.3连续的cas读写操作时序

4.1.4ctrl_if模块wfifo的读操作

4.1.5arbiter端口时序

4.2 DRAM控制器的逻辑综合

4.2.1 Design Compiler简介

4.2.2 Design Compiler的综合流程

4.2.3 DRAM控制器的综合过程

4.2.4 DRAM控制器的形式验证

第五章结论

参考文献

发表论文和参加科研情况

致谢