100MHz数字存储示波器型号样机研制

摘要

该次课题的具体目标是实现100MHz带宽的数字存储示波器正样机的研制,具体主要性能指标达到最高实时采样率20MSa/S、等效采样率10GSa/S、被观测信号3DB模拟带宽达100MHz、采样数字分辨率8bit;双通道,幅值灵敏度:5mv-5v/div,扫速2.5ms--5s/div.该方案具有较高的性价比,较强的市场竞争力和广阔的应用前景.该方案的优点在于运用了大规模可编程逻辑器件CPLD来实现随机采样原理,可编程逻辑器件不但完全可以实现分离逻辑器件的功能组合,而且能够实现其独特的功能,比如在采样数据存储地址和读出地址方面的优点.选用一般的A/D转换器和uP控制器即能实现对高频率的重复信号进行测量,大大降低了成本和外围电路复杂程度和设备体积,有利于制作便携式示波器.

目录

文摘

英文文摘

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第1章 引言

1.1数字存储示波器的特点

1.2数字存储示波器的分类

1.3数字示波器的发展现状

1.4课题的主要工作

第2章粗细插内插器的设计

2.1内插器原理

2.2时间扩展电路：

2.3细插电路校准：

2.4随机性的保证

第3章时基电路的设计

3.1时钟分频电路设计的思想及要求

3.2时钟分频电路的原理

3.2.1四分频电路

3.2.2分频计数器

3.2.3时钟输出选择电路

3.3地址产生电路

第4章波形捕获控制及数据采集模块

4.1波形捕获控制流程：

4.1.1触发选择电路：

4.1.2超前/滞后捕获控制

4.2数据采集模块：

4.2.1 A/D模数转换器的性能特点

4.2.2误差分析

第5章主、次接口电路

5.1主接口：

5.2次接口：

第6章电磁兼容性设计

6.1噪声类型及耦合原理

6.2相应策略

6.2.1布局：

6.2.2共阻抗耦合的考虑

6.2.3 △I噪声电流和瞬态负载电流

6.2.4辐射耦合途径的抑制

6.2.5阻抗匹配和传输线的设计

第7章底层库函数

7.1数据接口定义：

7.2主要底层功能函数

结论

参考文献

致谢