数字电路层次化BIST设计的自动生成研究

摘要

随着集成电路设计和制造水平的不断提高,其测试面临着越来越多的困难,可测性设计成为解决测试问题的主要手段。由于 BIST(Built-In Self-Test,内建自测试)技术能在芯片内部完成自测试,它能有效解决数字电路的测试问题。基于伪随机生成的BIST方案具有许多优点,但也带来了测试序列过长和功耗过大等弊端。同时,要使得产品设计周期缩短,BIST结构如果能够自动生成,必然能获得更好的收益。
　　针对上述问题,本文从如何缩短测试序列、降低测试功耗、自动生成系统的设计以及上层测试系统的控制接口等方面来研究层次化逻辑BIST的自动生成。首先,结合加权伪随机测试原理及低功耗设计技术,提出了一种基于低功耗及加权优化的测试生成器设计方案,它根据被测电路各主输入端口权值构造测试生成器,使其同时具备缩短测试序列和降低测试功耗的能力。在此基础上,构造一个标准的BIST模板并设计自动生成系统,该系统可根据被测电路信息重构标准模板,并将其自动插入被测核,生成可用于仿真、综合实现的测试用核。最后完成了上层测试系统通过JTAG接口控制BIST的层次化测试方案。
　　验证结果表明该系统能很好的完成对被测电路的BIST结构自动插入,所生成的测试用核具备了层次化测试能力,较好的完成了基于低功耗及加权优化的测试生成策略。整个系统自动化水平较高,具备了一定的实用性,对国内电子设计自动化领域的发展具有一定积极意义。

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第一章 引言

§1.1可测性设计技术的研究背景

§1.2常用可测性设计方法

§1.3研究意义

§1.4国内外研究现状

§1.5论文研究内容

第二章 逻辑BIST结构概述

§2.1测试向量生成

§2.2响应压缩分析

§2.3逻辑BIST的层次化测试

§2.4 本章小结

第三章 基于低功耗及加权优化的测试生成

§3.1加权伪随机测试生成

§3.2低功耗优化设计

§3.3改进结构的实现

§3.4 本章小结

第四章 逻辑BIST自动生成系统设计

§4.1 逻辑BIST IP核模板设计

§4.2层次化逻辑BIST JTAG接口设计

§4.3自动生成系统软件设计

§4.4本章小结

第五章 测试验证及性能分析

§5.1逻辑BIST IP核模板性能分析

§5.2自动生成结果的测试台验证

§5.3基于FPGA的硬件验证

§5.4验证结果总结

§5.5本章小结

第六章 总结与展望

致谢

参考文献

附录A 逻辑BIST IP核模板的Verilog代码

附录B 逻辑BIST自动生成系统软件部分代码

附录C测试生成C模拟的部分代码

附录D FPGA验证板电路原理图