捷变频雷达信号发生器信号产生模块的设计

摘要

雷达信号发生器用于模拟雷达回波信号，以便在实际雷达系统前端不具备的条件下，对雷达系统的后级进行调试。传统的雷达信号发生器多是采用锁相式频率合成技术，由于其存在频率预置时间和锁定时间，频率捷变的速度不是很高。随着战争中需要雷达检测的目标越来越复杂，现代战争对雷达信号提出了新的要求，要求其具有频率捷变能力。捷变频雷达信号发生器应运而生。
　　本文源于“捷变频雷达信号发生器”项目（该项目要求频率捷变时间小于100ns，并且系统可以工作在频率导引和自主产生两种模式），对其信号产生模块的设计进行了研究。研究内容主要有以下几个方面：
　　1、针对本项目频率捷变时间的要求，分析了当前三种频率合成方式的优缺点，确定直接数字合成技术（DDS）为信号产生模块的基本方法。
　　2、通过分析DDS的工作原理、输出频谱特点和主要误差来源，结合本项目的指标要求以及器件现状，确定了DDS的采样率和实现方案。并针对当前器件的工作速度瓶颈问题，在实现中，采用并行存储技术突破DDS中关键器件（累加器和存储器）工作速度的限制。
　　3、提出了信号产生模块的整体硬件方案，确定了相关器件型号，并对时钟发生器、DDS模块以及信号调理模块等关键部分的设计进行了详细讨论。
　　4、提出了信号产生模块的逻辑设计方案。重点分析了扫频波、跳频波的功能和指标，设计了相应的频率控制模块，完成上述两种波形的频率控制。
　　5、针对项目功能指标，确定了相应的测试方案。通过对测试获得的数据进行分析，验证了设计的正确性。

目录

封面

声明

中文摘要

英文摘要

目录

第一章 绪论

1.1研究背景

1.2国内外发展现状

1.3捷变频雷达信号发生器的总体结构

1.4本论文的主要任务及章节安排

第二章 方案选择与总体设计

2.1方案的选择

2.2信号产生模块的硬件总体结构

2.3本章小结

第三章 硬件系统设计

3.1时钟发生器硬件设计

3.2 DDS硬件电路的设计

3.3信号调理模块硬件电路的设计

3.4嵌入式处理器硬件电路的设计

3.5本章小结

第四章 FPGA内部关键模块设计

4.1译码模块的设计

4.2 DDS模块的设计

4.3存储器读写控制模块的设计

4.4并串转换模块的设计

4.5其他硬件电路接口控制模块的设计

4.6本章小结

第五章 驱动程序设计

5.1系统初始化程序的设计

5.2通讯接口程序的设计

5.3波形生成程序的设计

5.4本章小结

第六章 系统测试与验证

6.1测试平台

6.2时钟模块的测试

6.3 DDS模块的测试

6.4本章小结

第七章 总结与展望

致谢

参考文献

附录

攻硕期间取得的研究成果