10G BASE-T LDPC编解码硬件实现及软件验证

摘要

低密度校验码(LDPC，Low-Density Parity-Check Codes)是一种能接近香农限的渐进好码，其长码性能甚至超过了Turbo码[1]。由于低密度校验码具有译码复杂度低、错误平层低等很多优点[2]，它在信息可靠传输中的良好应用前景已经引起学术界和IT业界的高度重视，成为当今差错控制编码领域最受关注的研究热点之一[3]。但是其编码复杂度和解码复杂度较高，在一定程度上限制了它的应用，设计出一种适合在片上系统上可用的编码器和解码器成为很多科技工作者和工程师努力的方向和目标。
　　本文正是朝这个方向努力，在片上系统实现时，要求硅面积，功耗，性能，频率，编码吞吐量，译码吞吐量达到合理的平衡。在理论上分析 LDPC通用的信息序列和生成矩阵直接相乘，RU矩阵变换编码方法[4]，分析IEEE10G BASE-T这一规范中使用的LDPC码的构造方法，提出自己的解决方案，设计出的一个减小面积的编码器；在理论上分析了置信度传播算法，和积算法，最小和算法，在译码器架构方面，分析了分层计算，流水线架构，流水线架构中的吞吐量问题。在学习前人工作上取得的进展的同时，深入理解其遇到的问题，提出自己的解决方案和硬件实现的方法。主要的内容为：
　　1.针对IEEE10G BASE-T中使用的LDPC码生成矩阵中，校验位部分的生成向量中，一半左右具有非常稀疏的特性，存储那么多的零是没有必要的，提出了使用向量计数器，信息序列计数器来产生生成向量比特流的解决方法，减小编码时所需的硬件资源。
　　2.针对LDPC码译码器中比特信道信息幅度太大和太小，译码性能下降的问题，提出了预处理的解决方法，通过均衡将比特信道信息的大小调整到适合译码器性能得到充分发挥的范围；通过添加偏移，将比特信道信息移动到合理的范围内。
　　3.针对译码器工作中，变量节点更新和校验节点更新计算量大的问题，提出了流水线架构来满足后端合成时频率方面的压力，在架构设计阶段提前考虑IP在使用时的问题，提高译码器可综合的频率。

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第一章 绪 论

1.1 课题研究背景

1.2 研究目的和研究意义

1.3 国内外研究现状

1.4 本论文的结构安排

第二章 LDPC码和UVM

2.1 LDPC码的提出和发展

2.2 LDPC码的定义和分类

2.3 LDPC码解码技术

2.4 SystemVerilog验证方法学

2.5 UVM验证方法学

2.6 本章小结

第三章 LDPC码编解码器微架构

3.1 10G-BASE-T中的LDPC码

3.2 编码器整体电路

3.3 解码器整体电路

3.4 本章小结

第四章 LDPC码编解码电路验证

4.1 编码电路测试

4.2 解码电路测试

4.3 编码解码电路联合测试

4.4 本章小结

第五章 结 论

致谢

参考文献

附录