时间触发以太网节点卡的FPGA设计与实现

摘要

如今，随着分布式网络应用范围的扩大，对传统分布式网络提出了确定性、实时性以及容错性的新需求。为了满足这些需求，早期的研究人员提出了时间触发网络的概念，将网络事务由传统的事件触发转化为时间触发，以此提高网络性能。本论文对已有的时间触发网络TTCAN、FlexRay、TTP以及TTE做了研究对比，分析了不同网络的优劣，并结合当前网络的发展趋势决定采用TTE网络作为本论文的研究方向。TTE在以太网中引入了时间同步的概念，时间同步能够补偿网络中各个节点本地时钟抖动造成的时钟差异，从而使节点能够依靠调度表来完成时间触发事务的发送与接收，确保时间触发事务可以无冲突的在网络中传输。目前主流的时间同步方法有IEEE1588以及SAE AS6802两种标准。本论文通过对两种协议进行分析对比，认为SAE AS6802在网络拓扑灵活性，容错能力以及同步可靠性方面强于IEEE1588，因此采用无主从关系SAE AS6802作为本论文时间同步的实现标准。
　　本论文在整体设计的过程中对TTE网络中目前ET帧的处理方式、时间戳的位置进行了改进。提出了ET帧切割重组，提高了ET帧的带宽利用率。时间戳位置下移至硬件接口处，提高了时间戳的精度。同时新引入了双端口物理链路实时监控功能，实现冗余切换，提高设备可靠性，并且允许上层应用对当前节点卡的模式进行动态配置，提高了网络的可配置性。本论文的整体设计分为三个部分，第一个部分是以太网数据链路功能部分，该部分完成IEEE802.3要求的数据链路层功能。第二部分是TTE网络的时间同步以及TT帧调度处理。第三部分是DMA部分，实现节点卡与上层应用的数据交互。
　　FPGA性能可靠，设计周期短，因此本论文的整体设计依靠FPGA实现。整体设计完成后，通过Mentor公司的ModelSim，采用白盒验证思想对整体设计进行仿真，保证代码覆盖率后进行板级测试。板级测试采取软件硬件联调的方式，结合TTE上层应用软件以及调度表生成软件完成节点卡的部分功能测试。

目录

声明

缩略词表

第一章 绪论

1.1 时间触发网络的研究背景

1.2 时间触发网络的国内外研究现状

1.3 时间触发以太网的研究意义

1.4 本文的研究内容与结构

第二章 时间触发以太网相关协议分析

2.1 SAE AS6802与IEEE 1588协议对比

2.2 SAE AS6802在TTE网络中的算法

2.3 时间同步的实现

2.4 时间同步的监测与重建

2.5 TTE网络数据流服务

2.6 TTE网络的不足与改进

2.7 本章小结

第三章 时间触发以太网节点卡设计方案

3.1 整体方案框架

3.2 协调子层RS与MAC层功能

3.3 SAE AS6802协议功能与TT帧调度功能

3.4 Wishbone-DMA功能

3.5 ET帧切割与重组功能

3.6 链路监测与冗余切换设计

3.7 本章小结

第四章 时间触发以太网节点卡硬件逻辑实现

4.1 RS层硬件逻辑实现

4.2 MAC层硬件逻辑实现

4.3 TT_Controller硬件逻辑实现

4.4 DMA硬件逻辑实现

4.5 冗余管理硬件逻辑实现

4.6 本章小结

第五章 节点卡硬件逻辑仿真与测试

5.1 硬件逻辑仿真

5.2 硬件测试

5.3 本章小结

第六章 总结与展望

6.1 总结

6.2 展望

致谢

参考文献

攻读硕士学位期间取得的成果