64位微处理器中数据缓存的设计与实现

摘要

微处理器是信息产品中不可缺少的部件，它有通用和专用两种。微处理器设计是集成电路设计中最复杂，也最具挑战性的工作。本论文设计研究工作来源于国家科技部863项目——“具有自主知识产权的64位高性能嵌入式微处理器的设计”，该项目的设计过程采用了目前国内少有的微处理器设计方法——全定制设计方法，充分利用而又不依赖EDA工具进行设计，弥补了半定制设计的不足。 论文首先分析了我国开发具有自主知识产权的微处理器的重要性和必要性，介绍了集成电路设计方法和全定制设计流程。然后详细分析了高速缓冲存储器(Cache)的结构和基本原理，在此基础上，对多核处理器的缓存进行研究，介绍了SMP结构分类和解决Cache一致性的方案，另外，介绍了三种具有代表性的SCMP模型——POWER4-IBM，Hydra-Stanford，SMPDCA；并分析比较了三种模型的利弊；提出了四核处理器缓存系统的设计方案。 本文着重介绍了基于MIPS R4000指令集的五段流水线的数据高速缓存的全定制设计，包括电路设计、电路前仿真、版图设计、版图验证、版图参数提取、后仿真在内的全部后端设计。设计时将系统分为数据通道和控制逻辑两部分，数据通道部分采用手工设计电路，手工绘制版图的全定制设计，控制逻辑采用综合、自动布局布线的方法。设计采用哈佛总线结构，分离的4KB的数据Cache和4KB的指令Cache，采用直接映象的映象方式，虚拟地址索引、物理地址与TAG比较判断是否命中，采用了LRU替换策略。

目录

文摘

英文文摘

声明

第1章绪论

1.1课题背景与来源

1.2集成电路设计方法

1.3全定制VLSI设计及流程

1.4论文的主要工作

1.5主要创新点

1.6论文的组织结构

第2章高速缓冲存储器(CACHE)

2.1存储层次

2.1.1局部性原理

2.1.2存储层次

2.2 CACHE的基本结构

2.2.1 Cache的地址映象方式

2.2.2查找方法

2.3读写策略

2.3.1读操作

2.3.2写操作

2.4替换策略

2.5 CACHE与其他模块相关性

2.6 CACHE在流水线中的工作

2.6.1流水线定义

2.6.2五段流水线

2.7本章小结

第3章多核处理器高速缓存的研究

3.1 SMP结构

3.1.1 SMP分类

3.1.2解决SMP存储一致性的方案

3.2 SCMP结构

3.2.1 POWER4-IBM模型

3.2.2 Hydra-Stanford模型

3.2.3 SMPDCA模型

3.2.4三种模型的比较

3.3 64位四核处理器缓存系统的设计方案

3.4本章总结

第4章数据高速缓存的全定制设计及实现

4.1概述

4.2端口定义

4.2.1与CORE(内核)的接口信号：

4.2.2与BIU(总线接口单元)的接口信号

4.3Dcache的操作流程

4.3.1读数据操作

4.3.2写数据操作

4.3.3 cache_Index_writeback_Invalidate操作：

4.3.4 cache_Hit_writeback_Invalidate操作：

4.4 DCACHE的组织

4.5 DCACHE的电路设计

4.5.1 64位数据、地址传输

4.5.2标志地址传输、比较模块

4.5.3虚拟地址传输部分

4.6电路仿真

4.7Dcache版图设计

4.7.1数据通道部分的版图设计

4.7.2 Data Sram和Tag Sram的版图设计

4.8版图验证

4.8.1设计规则检查(DRC)

4.8.2电气规则检查(ERC)

4.8.3版图与电路的一致性检查(LVS)

4.9版图参数提取及后仿真

4.10本章小结

第5章总结与展望

5.1结论与经验

5.2建议与展望

致谢

参考文献

个人简历 在读期间发表的学术论文与研究成果