高性能MCU内核及MAC单元IP核设计

摘要

本文设计和开发了一个满足高速，低功耗等高性能的8位MCU内核，针对MCU内核用在图像处理系统中的特点，本文还设计了一个通用独立的MAC软核以增强MCU处理数据能力，本文以MCU和MAC为载体，对IP的设计作一个探索研究。 本文对51单片机指令系统进行了分析，提出了2时钟/机器周期指令体系结构的MV8051MCU。同时采用硬布线逻辑控制器、改进的单总线结构总线系统和双端口SRAM实现内部数据存储器的读写、全组合逻辑电路的并行执行结构ALU、独立的乘法除法运算模块、14个中断源的中断逻辑系统来实现MV8051。 本文采用自顶向下的数字电路设计方法。用VerilogHDL硬件描述语言编写原代码。在实现过程中进行了充分的验证，包括功能仿真，门级仿真和基于FPGA的验证。 本文提出的设计思想，设计方法，运用的工具手段都围绕着IP核的可重用性，通用性、可移植性及绝对正确四个基本特征展开，这对于以IP核的设计及复用为基础的超大规模集成电路的设计研究，具有实际的参考价值和实际意义。本课题属于基金项目，得到上海市科委基础研究项目(02DJI4034)、上海市科委技术攻关项目(025911323)的资助。

目录

文摘

英文文摘

原创性声明及本论文使用授权说明

第一章序论

1.1引言

1.2研究的背景和意义

1.3 IP技术

1.4自顶向下的数字电路设计方法与设计流程

1.5硬件描述语言

1.6本文主要研究工作

1.6.1实际目标

1.6.2本人工作

1.7论文安排

第二章MCU IP核的系统结构设计

2.1.MCU IP核总体结构设计

2.1.1.MCU系统功能的改进

2.2.MV8051指令系统

2.2.1寻址方式

2.2.2指令系统介绍

2.3指令时序设计

2.3.1标准8051指令时序

2.3.2指令时序的改进

2.3.3MCU指令时序特点

2.3.4MCU指令时序分析

第三章中央处理器设计

3.1数据通道设计

3.1.1 ALU的设计

3.1.2乘、除法模块设计

3.2MCU核控制通道设计

3.2.1两种控制器设计方法比较

3.2.2指令译码器的设计

3.2.3时序节拍发生器设计

3.2.4硬布线逻辑控制器的设计实现

第四章MV8051核的仿真、验证、综合和性能分析

4.1.系统级设计仿真

4.2.RTL级仿真及指令测试

4.2.1.RTL级仿真

4.2.2指令集测试

4.3.MCU基于FPGA的验证实现

4.3.1.FPGA的验证流程

4.3.2.MCU核的FPGA验证

4.4逻辑综合与门级仿真

4.5布局布线

4.5.1 SE完成布局

4.5.2 SE完成布线

4.6版图验证

第五章MAC单元设计

5.1 MAC的速度性能分析

5.2MAC的算法比较和分析

5.2.1移位加法算法

5.2.2 Baugh-Wooley算法

5.2.3改进型Booth算法

5.3乘加器的逻辑设计

5.3.1.Booth编码器逻辑的设计

5.3.2部分积产生逻辑的设计

5.3.3部分积累加电路的设计

5.3.4加法器电路的设计

5.4MAC输入输出接口及功能验证

第六章总结与展望

6.1总结

6.2展望

参考文献

攻读硕士学位期间发表的论文

作者在攻读学位期间所作的项目

致谢

附录