网络处理器中包分类引擎设计

摘要

本论文来源于西北工业大学航空微电子中心承担的预研课题：高性能网络处理器的研究与应用，在该研究课题中，主要负责NP包分类协处理器的分析与设计。主要研究工作包括： 1. 网络处理器体系结构及其发展趋势的研究与分析，包分类相关技术的研究与分析，并对目前包分类算法进行划分和性能比较。 2．将向量折叠思想用于基于元组空间的包分类算法中，在此基础上设计一种改进的包分类算法：元组向量折叠算法TFV。 3．对硬件实现包分类引擎进行研究与分析，基于多域分解包分类算法AFBV，设计一种用于硬件实现包分类的分类器构造方案，并依据该分类器设计包分类引擎模型。 4.编写VerilogHDL代码对该分类引擎模型进行仿真验证，并对其性能进行分析。

目录

文摘

英文文摘

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第一章绪论

1.1课题研究背景及来源

1.2网络处理器的研究及发展状况

1.2.1国内外研究状况

1.2.2 NP体系结构及发展趋势

1.3网络处理器中包分类设计

1.3.1 NP中包分类的功能及应用

1.3.2包分类在NP中的设计

1.4论文的研究内容及结构安排

第二章包分类技术综述

2.1包分类技术的研究范畴

2.2包分类问题描述

2.2.1包分类的定义

2.2.2包分类器的种类

2.2.3包分类算法的衡量标准

2.2.4设计包分类算法应依据的原则

2.2.5现实规则库的特点

2.3现有包分类算法的划分

2.3.1传统的包分类算法划分方法

2.3.2层次包分类划分方法

2.4本章小节

第三章基于元组向量折叠的包分类算法

3.1元组空间搜索算法

3.1.1元组空间算法思想

3.1.2元组空间的定义

3.1.3元组空间搜索算法的不足

3.2元组向量折叠算法TFV(Tuple Folded Vector)

3.2.1向量折叠的思想

3.2.2元组向量折叠的算法

3.3元组向量折叠算法复杂度的分析

3.4本章小节

第四章基于硬件实现的包分类设计

4.1基于CAM的硬件包分类

4.1.1 CAM的查找原理

4.1.2 CAM的种类

4.1.3 CAM实现数据包分类

4.2基于多域分解的包分类算法

4.2.1 BV(Bit Vector)算法

4.2.2ABV(Aggregated Bit Vector)算法

4.2.3 AFBV(Aggregated and Folded Bit Vector)算法

4.3基于AFBV算法硬件实现的分类器构造

4.3.1 IP地址域分类器的构造

4.3.2端口域分类器的构造

4.3.3协议域分类器的构造

4.4本章小节

第五章基于多域分解包分类引擎详细设计

5.1分类引擎的主要功能和设计参数

5.2包分类引擎的整体架构

5.3包分类引擎的详细设计

5.3.1 IP ＿Address＿Search component详细设计

5.3.2 Port＿Procol＿Search component详细设计

5.3.3 Compare＿Vector component详细设计

5.4包分类引擎的工作过程和性能评估

5.4.1包分类引擎的工作过程

5.4.2包分类引擎的性能评估

5.5仿真与性能分析

5.5.1 TCAM模型的建立及仿真

5.5.2包分类引擎性能分析

5.6本章小节

第六章结束语

参考文献

硕士期间发表的论文

致谢