PCI Express IP核的软硬件协同设计与验证方法研究

摘要

随着现代高速通信和交换网络技术的飞速发展,追求更快速度、更高带宽的传输,已经成为了业界中不容忽视的课题。同时,由于并行总线传输技术的限制较多,且传输速度较低,渐渐成为了制约高速通信的瓶颈。在此背景之下,高速串行传输技术逐渐兴起,并得到了大规模的应用。目前应用较广的串行总线有PCI Express,RapidIO,USB3,Ethernet等等。利用高速的串行模块来传输数据,可以获得前所未有的传输效果,高速串行传输技术正在成为传输技术里的新潮流。
　　 PCI Express是一种应用于各类计算机与通信平台的高性能、通用、串行I／O互连协议,具有高带宽、高可靠性、软件兼容等优点,它为嵌入式系统的互联通信提供了理想的解决方案。正是基于高速串行总线PCI Express的诸多优点,在某款高性能SoC芯片设计中,将PCI Express接口作为SoC芯片的主机接口,以满足系统应用的需求。本课题结合PCI Express IP核的设计与验证过程,探索了软硬件协同设计与验证方法,以确保所设计的PCI Express IP核符合系统的功能和性能需求。
　　 本论文在介绍PCI Express总线技术的基础上,详细地阐述了PCI Express IP核的软硬件协同设计与验证过程。在设计过程中,本文介绍了IP核的结构、接口分类及其功能、寄存器等,并分别在FPGA平台和PC机平台上设计了驱动软件和应用软件。这两套平台上的软件都可以实现消息的传输、DMA、中断等功能。论文重点对PCI Express IP核的验证方法进行了研究,首先根据国外先进的验证标准,从功能验证、协议一致性验证和性能验证这三个方面着手,设计了详细的验证规范,构建了以PCI Express IP核为核心的虚拟原型验证平台和FPGA原型验证平台。在此基础上开发验证用例,采用软硬件协同验证手段,对PCI Express IP核进行充分的验证。最后分别在虚拟原型验证平台和FPGA原型验证平台上实施验汪,该验证可达到较高的信号和功能覆盖率,为基于PCIExpress IP核的SoC芯片设计与验证奠定基础。