总线及OCN互连低功耗设计方法研究

摘要

芯片功耗的快速增长已成为制约SoC发展的首要问题。全局异步的片上网络拓扑结构不仅可以克服总线结构所固有的扩展性问题、通讯效率问题，而且缓解了全局同步导致的功耗过快增长问题；而结构简单、易于实现的总线仍将适用于局部范围内的数据通信。片上网络通信方式与总线通信方式的有效结合是SoC体系结构的发展趋势。
　　 考虑到长互连及其驱动结构是决定系统性能的关键因素，同时也是动态功耗的重要来源，而SoC中的总线及OCN互连均具有互连线长、工作频率高的特点，本文分别以总线和OCN为研究对象，研究长互连结构的低功耗设计方法。论文主要研究工作和结果如下：
　　 1、总线动态功耗的解析模型和低功耗布线方法研究
　　 基于深亚微米总线动态功耗简化模型，根据相邻位线的逻辑电位变化，建立了两相邻位线耦合动态功耗的表征方法，以计算连续周期上多位总线的的动态功耗，并获得线间相邻耦合功率因子和活性的计算方法。根据连续变化的程序地址数据，计算总线各位信号的相邻耦合功率因子和活性，提出了低功耗布线策略，即将活性高的两条位线排布在布线通道两侧，再搜索出与其相邻耦合功率因子最小的信号，排布在该信号的内侧，确定出总线信号的排布顺序；结合传统低功耗布线策略，获得多种低功耗布线形式。其中，采用增大两侧边缘位线与内部位线布线间距的方案可使程序地址总线的动态功耗降低38％，而布线面积仅增加3％。
　　 2、16位定点DSP设计与验证
　　 采用Verilog HDL语言设计了与320C50指令兼容的16位定点DSP，通过指令验证、功能验证和FPGA验证保证了设计的正确性，并获得了DSP总线的数据流，为DSP总线低功耗编码技术的研究奠定了基础。
　　 3、总线低功耗编码方法研究
　　 针对16位定点DSP，提出程序地址总线的自适应低功耗编码方法：对循环程序跳转保持原传送地址，对非循环的程序跳转则传送真实地址，并更新首地址寄存器，该方法可降低程序地址总线功耗76.4％。针对彩色CMOS图像传感器数据输出总线接口，根据同色像素信号高六位相关性高、活性低的特点，提出根据当前像素信号与此前同色像素信号高六位的比较结果，判定相应高六位接口数据是否保持，从而降低接口信号活性的编码方法，接口动态功耗节省24.2％；针对相邻互连线间信号串扰不断加剧的变化趋势，提出采用双时钟周期传送恶性数据以抑制恶性串扰的编码方法：对于恶性数据，首周期保持偶数位不变，仅更新奇数位，次周期保持奇数位不变，更新偶数位。该方法消除了恶性串扰，减小了信号传播延迟时间的抖动范围，提高了系统工作频率(20％)。结合自适应码本编码算法，进一步提高了系统工作频率(30％)，降低了能耗(38％)。
　　 4、3×3 OCN通信架构实现与OCN低功耗互连结构设计
　　 基于二维网格拓扑、XY路由算法、虫孔交换技术，提出一种组包、解包独立进行的NI结构，利用双端口存储器存储一转发数据以减小延迟，通过合理配置存储器深度以提高数据吞吐率，并完成了相应路由器的设计。在此基础上，设计并验证了3×3 OCN通信架构，为OCN互连结构的优化设计奠定了基础；针对OCN路由器间相邻长互连线串扰导致的信号抖动大的问题，基于互连线有效负载解析模型，提出一种通过相邻信号的比较得到有效负载大小，调整信号驱动强度，从而保持传播延迟时间稳定，抑制信号抖动的方法。与缓冲器驱动模式相比较，在驱动级具有相同宽长比的情况下，当互连线的长度为2mm、宽度和间距均为0.4μm时，信号的相对抖动减小了29.6％，有效提高了长互连线的最高工作频率。
　　 本文探讨了采用低功耗布线、总线低功耗编码、低摆幅电路等多种形式降低长互连功耗的机理，并获得多种低功耗设计新方法；将长互连的串扰与功耗作为共性课题，提出通过抑制恶性串扰以提高互连线最高工作频率的串扰抑制低功耗编码方法和自适应变驱动方法。该类方法在保证数据带宽的情况下，降低了互连功耗。本文所建立的SoC长互连动态功耗分析平台和低功耗设计方法，为新型SoC低功耗设计提供了重要的技术基础。

目录

文摘

英文文摘

声明

第一章 绪论

1.1 SoC的发展与本文研究目标

1.1.1便携及消费类SoC的特点

1.1.2研究目标

1.2本文工作的基本思想

1.2.1 OCN通信研究的重要性

1.2.2 SoC通信架构的选择

1.2.3论文工作的基本思想

1.3总线低功耗编码技术的研究状况

1.3.1总线低功耗编码技术的特点

1.3.2国外研究状况

1.3.3国内研究状况

1.4论文主要研究内容

第二章 低功耗布线方法研究

2.1总线动态能耗模型

2.1.1传统总线动态能耗模型

2.1.2 DSM总线动态能耗模型

2.1.3简化的总线能耗模型

2.2总线低功耗布线方法研究

2.2.1总线动态功耗的表征

2.2.2总线动态能耗计算方法

2.2.3相邻耦合动态能耗与布线优化

2.3最优化布线排序搜索及功耗统计

2.3.1算法流程

2.3.2功能模块设计

2.4 32位程序地址总线优化布线

2.4.1总线优化布线方案

2.4.2不同布线方案结果分析

2.5本章小结

第三章16位定点DSP设计

3.1 16位定点DSP设计

3.1.1流水线控制器

3.1.2程序地址产生器(PAG)

3.1.3数据地址产生器(DAG)

3.1.4存储器控制器

3.1.5中央算术逻辑单元(CALU)

3.1.6并行逻辑单元(PLU)

3.2 DSP IP核的验证

3.2.1 FIR算法实现

3.2.2 TDM串口

3.2.3用定时器实现方波发生器

3.2.4软件可编程等待状态发生器

3.2.5 FPGA原型机验证

3.3本章小结

第四章 总线低功耗编码方法研究

4.1传统总线低功耗编码技术

4.2 DSP总线低功耗编码设计

4.2.1新型程序地址总线编码

4.2.2改进的T0编码

4.2.3改进的BI编码

4.3 CIS图像数据接口总线低功耗编码方法

4.3.1 CIS并行数据接口的动态功耗

4.3.2图像数据位信号活动因子分析

4.3.3 CIS接口数据分析

4.3.4接口低功耗编码方法及实现

4.3.5仿真结果与小结

4.4抑制恶性串扰的编码方法

4.4.1串扰和功耗分析

4.4.2总线编码方法

4.4.3仿真结果

4.5本章小结

第五章 OCN通信结构设计

5.1 OCN拓扑结构及性能评估

5.1.1 OCN拓扑结构的分类

5.1.2 OCN拓扑结构参数

5.1.3 OCN拓扑结构性能评估

5.2 3×3 OCN通信结构设计

5.2.1 OCN通信架构

5.2.2通信节点信号定义及接口时序

5.2.3网络接口

5.2.4路由器设计

5.2.5仿真与验证

5.3本章小结

第六章 路由器互连低功耗设计方法研究

6.1路由器间互连线的自适应驱动

6.1.1容性串扰及信号抖动分析

6.1.2自适应驱动方法

6.1.3仿真结果

6.2低摆幅电路互连结构设计

6.2.1低摆幅电路特点

6.2.2低摆幅电路工作原理

6.2.3低摆幅电路性能对比

6.2.4基于MCML的互连结构设计

6.3本章小结

第七章 结论与展望

7.1主要研究结果及结论

7.2论文不足之处

致 谢

参考文献

作者在攻读博士学位期间的研究成果