网络处理器快速总线接口中哈希单元的设计与研究

摘要

随着互联网络的高速发展，人们对于网络处理的速度和灵活性提出了更大的要求，为了满足人们的这些需求，提出了网络处理器的解决方案。网络处理器是一种可编程的新型网络设备，一方面有类似于ASIC的处理速度方面的优势，另一方面也有基于CPU的网络设备的灵活性的优势。
　　 网络处理器中快速总线接口承载着多核处理单元以及其他单元之间的数据通路和控制通路，是决定网络处理器性能的关键单元之一。哈希单元是一种硬件实现哈希索引的功能模块，在网络地址过滤、网络分流方面具有重要的应用。本文以高性能网络处理器研究为背景，主要研究了网络处理器的快速总线接口的结构机制、设计要点。并提出了一种适用于网络处理器应用的哈希单元。论文首先对快速总线接口中的PULL，PUSH引擎，以及存储单元的设计进行研究设计。然后比较了现有的三种用于硬件的哈希实现方式，分析了这几种方法的固有缺憾，在此基础上提出了一种新的硬件哈希方法，这种方法可以针对网络流的特点优化降低冲突率。然后介绍了电路上的实现方式，提出一种预计算的公式法来实现。
　　 具体的设计均采用VerilogHDL硬件描述语言进行实现，并在Modelsim上进行功能仿真，与SDK上微码得到的结果进行对比，分别验证了一次哈希操作，连续两次哈希操作，以及连续三次哈希操作的功能上正确性。然后进行FPGA板级测试与性能分析，选用的器件为Virtex－4 xc4vlxl60，封装型号为ffl513，结果表明设计的哈希单元可以达到最大的频率为217.287MHZ，对于实际测试中100MHZ频率的FPGA板，可以达到吞吐率为1.6Gbps。